CN117240293A - 一种模数转换器及其时序补偿方法 - Google Patents

Abstract

本发明提供了一种模数转换器及其时序补偿方法。所述模数转换器包括：输入模块；斩波模块；分频器，用于根据分频信号将所述模数转换器的主时钟信号分频后得到斩波时钟信号，并提供给所述斩波模块；时序补偿模块，用于根据延迟控制信号对所述主时钟信号进行延时后得到采样时钟信号，并提供给所述输入模块；其中，所述采样时钟信号与所述斩波时钟信号的时序基本对齐。本发明通过采用时序补偿模块进行时序补偿，使得提供至模数转换器的输入模块的采样时钟信号，与提供至模数转换器的斩波模块的斩波时钟信号的时序基本对齐，从而可以避免模数转换器的信噪比下降，从而使得采用斩波技术时模数转换器的整个设计能够达标。

Description

一种模数转换器及其时序补偿方法

技术领域

本发明涉及信号处理技术领域，尤其涉及一种模数转换器及其时序补偿方法。

背景技术

在传感器的信号调理等应用领域，处理的模拟信号是直流信号，对信号的精度有非常高的要求。但芯片本身因为晶体管的失配导致的失调是广泛存在的，这就需要在实现的过程中对芯片本身引入的失调进行校准。模数转换器(Analog-Digital Converter，简称ADC)是信号调理通路上的关键模块，Sigma-Delta架构的ADC是一种低速高精度架构的ADC。在处理直流输入信号的应用中，为了减少失调，经常采用斩波(Chopper)技术，其原理是把失调信号调制到一个频率上，然后再通过后续滤波把这个失调信号滤掉，从而实现低失调的结果。

请参阅图1，其为现有技术中模数转换器的示意图。如图1所示，ADC的主时钟信号CLK直接提供给ADC的输入模块11；通过设置分频器12，根据分频信号Freq_Div，分频器12将ADC的主时钟信号CLK分频后得到斩波时钟信号CLK_Chop，并提供给斩波模块13。

采用斩波技术时，因为斩波时钟信号CLK_Chop是由ADC的主时钟信号CLK分频后得到的，而分频器12的引入会产生逻辑延迟；斩波时钟信号CLK_Chop相比主时钟信号CLK的逻辑延迟可达到3nS。ADC的采样时间是95nS，该逻辑延迟造成的误差是非常显著的。该逻辑延迟的存在会导致ADC的关键性能指标——信噪比(Signal Noise Ratio，简称SNR)大幅度下降。没有采用斩波电路的ADC，其SNR指标是105dB，而采用了斩波电路后ADC的SNR指标降到了62dB，性能下降非常严重。

发明内容

本发明所要解决的技术问题是提供一种模数转换器及其时序补偿方法，可以补偿在采用斩波技术时引入分频器所产生的逻辑延迟，避免模数转换的信噪比下降。

为了解决上述问题，本发明提供了一种模数转换器，包括：输入模块；斩波模块；分频器，用于根据分频信号将所述模数转换器的主时钟信号分频后得到斩波时钟信号，并提供给所述斩波模块；时序补偿模块，用于根据延迟控制信号对所述主时钟信号进行延时后得到采样时钟信号，并提供给所述输入模块；其中，所述采样时钟信号与所述斩波时钟信号的时序基本对齐。

在一些实施例中，所述时序补偿模块包括：多路缓存器，每一缓存器中存储有一延时值；多选一控制器，所述时序补偿模块能够根据所述延迟控制信号控制所述多路缓存器的其中之一与所述多选一控制器导通，从而对所述主时钟信号进行相应延时值的延时后得到所述采样时钟信号。

为了解决上述问题，本发明还提供了一种时序补偿方法，采用本发明所述的模数转换器；所述方法包括：获取采用分频器对所述模数转换器的主时钟信号分频后得到斩波时钟信号与所述主时钟信号之间的第一延时值；基于所述第一延时值生成延迟控制信号；采用所述时序补偿模块根据所述延迟控制信号对所述主时钟信号进行延时后得到采样时钟信号，并提供给所述模数转换器的输入模块，其中，所述采样时钟信号与所述斩波时钟信号的时序基本对齐。

在一些实施例中，所述时序补偿模块对所述主时钟信号进行延时的延时值，与所述第一延时值基本相同。

上述技术方案，通过预先得到采用分频器对所述模数转换器的主时钟信号分频后得到斩波时钟信号与所述主时钟信号之间的延时值，并采用时序补偿模块进行时序补偿，使得提供至模数转换器的输入模块的采样时钟信号，与提供至模数转换器的斩波模块的斩波时钟信号的时序基本对齐，从而可以避免模数转换器的信噪比下降，从而使得采用斩波技术时模数转换器的整个设计能够达标。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明的实施例中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为现有技术中模数转换器的示意图；

图2为本发明所述模数转换器一实施例的示意图；

图3为本发明所述时序补偿模块的内部结构示意图；

图4为本发明所述时序补偿方法的流程图。

具体实施方式

下面将结合附图对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

请一并参阅图2～图3，其中，图2为本发明所述模数转换器一实施例的示意图，图3为本发明所述时序补偿模块的内部结构示意图。

如图2所述，本实施例所述模数转换器包括：输入模块21、分频器22、斩波模块23以及时序补偿模块24。

具体的，所述分频器22用于根据分频信号Freq_Div将所述模数转换器的主时钟信号CLK分频后得到斩波时钟信号CLK_Chop，并提供给所述斩波模块23；所述时序补偿模块24用于根据延迟控制信号Delay_Ctrl对所述主时钟信号CLK进行延时后得到采样时钟信号CLK_Sample，并提供给所述输入模块21；其中，所述采样时钟信号CLK_Sample与所述斩波时钟信号CLK_Chop的时序基本对齐。也即，输入模块21与斩波模块23可以采用基本相同的时序进行工作，避免延时值造成的误差，从而可以避免ADC的信噪比下降。

采用斩波技术时，因为斩波时钟信号CLK_Chop是由ADC的主时钟信号CLK分频后得到的，而分频器22的引入会产生逻辑延迟，使得斩波时钟信号CLK_Chop相比主时钟信号CLK具有一延时值，且该延时值造成的误差是非常显著的，会导致ADC的信噪比大幅度下降。本实施例通过引入所述时序补偿模块24，以根据延迟控制信号Delay_Ctrl对所述主时钟信号CLK进行延时后得到采样时钟信号CLK_Sample提供给所述输入模块21；通过时序补偿使得所述采样时钟信号CLK_Sample与所述斩波时钟信号CLK_Chop的时序基本对齐，从而可以避免ADC的信噪比下降，从而使得采用斩波技术时模数转换器的整个设计能够达标。同一批次的模数转换器可以采用相同的延迟控制信号Delay_Ctrl。

在一些实施例中，所述输入模块21为所述模数转换器的输入端的开关单元；所述斩波模块23为所述模数转换器的积分器和/或运算放大器。也即，模数转换器的输入端的开关单元以及积分器和/或运算放大器可以采用基本相同的时序进行工作，避免延时值造成的误差，从而可以避免ADC的信噪比下降。

在一些实施例中，所述时序补偿模块24对所述主时钟信号CLK进行延时的延时值，与所述分频器22对所述主时钟信号CLK进行分频所产生的逻辑延迟的延时值基本相同。即，通过所述时序补偿模块24的时序补偿，使得提供至所述输入模块21的采样时钟信号CLK_Sample，与提供至所述斩波模块23的斩波时钟信号CLK_Chop的时序基本对齐，从而可以避免ADC的信噪比下降，从而使得采用斩波技术时模数转换器的整个设计能够达标。

在一些实施例中，如图3所示，所述时序补偿模块24包括：多路缓存器(Buff)241以及多选一控制器242。多路缓存器中的每一缓存器中存储有一延时值，所述时序补偿模块24能够根据所述延迟控制信号Delay_Ctrl控制所述多路缓存器的其中之一与所述多选一控制器242导通，从而对所述主时钟信号CLK进行相应延时值的延时后得到所述采样时钟信号CLK_Sample。具体的，所述延迟控制信号Delay_Ctrl中携带有需要延时的延时值，根据该需要延时的延时值控制所述多路缓存器的其中之一与所述多选一控制器242导通。该需要延时的延时值为采用分频器22对所述模数转换器的主时钟信号CLK分频后得到斩波时钟信号CLK_Chop与所述主时钟信号CLK之间的延时值，从而通过所述时序补偿模块24的时序补偿，使得提供至所述输入模块21的采样时钟信号CLK_Sample，与提供至所述斩波模块23的斩波时钟信号CLK_Chop的时序基本对齐。

在一些实施例中，所述多路缓存器所存储的延时值依次递增。在一些实施例中，所述多路缓存器中相邻两缓存器中存储的延时值的时间间隔为200pS。

如图3所示，在本实施例中，所述多路缓存器241包括8路缓存器310～317，每一缓存器中存储有一延时值，例如缓存器310中存储的延时值为200pS，缓存器311中存储的延时值为400pS，……，缓存器317中存储的延时值为1600pS。即所述多路缓存器所存储的延时值以时间间隔为200pS依次递增。在其他实施例中，所述多路缓存器中相邻两缓存器中存储的延时值的时间间隔也可以为100pS、400pS等。例如，当采用分频器22对所述模数转换器的主时钟信号CLK分频后得到斩波时钟信号CLK_Chop与所述主时钟信号CLK之间的延时值为400pS时，可以生成相应的延迟控制信号Delay_Ctrl以控制存储的延时值为400pS的缓存器311与所述多选一控制器242导通，从而使得所述采样时钟信号CLK_Sample与所述斩波时钟信号CLK_Chop的时序基本对齐。

如图3所示，在本实施例中，所述时序补偿模块24还包括：数字寄存器；所述数字寄存器用于将所述延迟控制信号Delay_Ctrl转换为导通选择信号，以选择所述多路缓存器241的其中之一与所述多选一控制器242导通。可以预先根据采用分频器22对所述模数转换器的主时钟信号CLK分频后得到斩波时钟信号CLK_Chop与所述主时钟信号CLK之间的延时值，得到所需要的延迟控制信号Delay_Ctrl，并写入至所述数字寄存器；从而由所述数字寄存器选择所述多路缓存器241的其中之一与所述多选一控制器242导通。

如图3所示，在本实施例中，所述数字寄存器为3比特(Bit)数字寄存器<2：0>，所述多路缓存器241包括8路缓存器310～317；所述3比特数字寄存器提供8种控制状态，每一控制状态对应一路缓存器。例如，当采用分频器22对所述模数转换器的主时钟信号CLK分频后得到斩波时钟信号CLK_Chop与所述主时钟信号CLK之间的延时值为200pS时，可以将000写入至所述数字寄存器，使得所述数字寄存器提供第一控制状态，该第一控制状态对应缓存器310；即所述数字寄存器会选择缓存器310与所述多选一控制器242导通，以将主时钟信号CLK延时200pS得到采样时钟信号CLK_Sample。当采用分频器22对所述模数转换器的主时钟信号CLK分频后得到斩波时钟信号CLK_Chop与所述主时钟信号CLK之间的延时值为400pS时，可以将001写入至所述数字寄存器，使得所述数字寄存器提供第二控制状态，该第二控制状态对应缓存器311；即所述数字寄存器会选择缓存器311与所述多选一控制器242导通，以将主时钟信号CLK延时400pS得到采样时钟信号CLK_Sample。以此类推。

即，考虑分频器22和时序补偿模块24之间由于器件失配导致的时序偏差，本实施例由3Bit的延迟控制信号Delay_Ctrl提供8种控制状态，以控制时序补偿模块24内部的缓存器与多选一控制器242的导通状态，从而尽可能的让所述采样时钟信号CLK_Sample与所述斩波时钟信号CLK_Chop的时序对齐。8种控制状态中相邻两种控制状态对应的时间间隔，与所述多路缓存器中相邻两缓存器中存储的延时值的时间间隔相同，例如均为200pS。经过仿真验证，采用本实施例提供的时序补偿模块24进行时序补偿以后，采用斩波技术的ADC和未采用斩波技术之前的ADC的信噪比保持一致，从而使得采用斩波技术时模数转换器的整个设计能够达标。

基于同一发明构思，本发明一实施例还提供了一种时序补偿方法，其通过采用本发明所述的模数转换器，可以让所述采样时钟信号CLK_Sample与所述斩波时钟信号CLK_Chop的时序对齐，使得采用斩波技术的ADC和未采用斩波技术之前的ADC的信噪比保持一致，从而使得采用斩波技术时模数转换器的整个设计能够达标。

请参阅图4，其为本发明所述时序补偿方法的流程图。如图4所示，本实施例所述的方法包括：S1、获取采用分频器对所述模数转换器的主时钟信号分频后得到斩波时钟信号与所述主时钟信号之间的第一延时值；S2、基于所述第一延时值生成延迟控制信号；S3、采用所述时序补偿模块根据所述延迟控制信号对所述主时钟信号进行延时后得到采样时钟信号，并提供给所述模数转换器的输入模块，其中，所述采样时钟信号与所述斩波时钟信号的时序基本对齐。所述方法的具体工作方式可参考图2～图3所示的模数转换器的相应介绍，此处不再赘述。

在一些实施例中，所述时序补偿模块对所述主时钟信号进行延时的延时值，与所述第一延时值基本相同。具体的，可以通过示波器等预先得到采用分频器对所述模数转换器的主时钟信号分频后得到斩波时钟信号与所述主时钟信号之间的该第一延时值。在一些实施例中，可以根据预先得到的该第一延时值，得到所需要的延迟控制信号Delay_Ctrl，并写入至所述数字寄存器，从而由所述数字寄存器选择所述多路缓存器241的其中之一与所述多选一控制器242导通。

根据以上内容可以看出，通过预先得到采用分频器对所述模数转换器的主时钟信号分频后得到斩波时钟信号与所述主时钟信号之间的延时值，并采用时序补偿模块进行时序补偿，使得提供至模数转换器的输入模块的采样时钟信号，与提供至模数转换器的斩波模块的斩波时钟信号的时序基本对齐，从而可以避免模数转换器的信噪比下降，从而使得采用斩波技术时模数转换器的整个设计能够达标。

在本发明构思的领域中是可以根据执行所描述的一个或多个功能的模块来描述和说明实施例。这些模块可以由模拟和/或数字电路物理地实现，例如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子元件、有源电子元件、光学组件、硬连线电路等，并且可以可选地由固件和/或软件来驱动。电路例如可以在一个或更多个半导体芯片中实施。构成模块的电路可以由专用硬件实现，或者由处理器(例如，一个或更多个编程的微处理器和相关电路)实现，或者由执行模块的一些功能的专用硬件和执行模块的其它功能的处理器的组合来实现。在不脱离本发明构思的范围的情况下，可以将实施例的每个模块物理地分成两个或更多个交互且分立的模块。同样地，在不脱离本发明构思的范围的情况下，可以将实施例的模块物理地组合成更复杂的模块。

通常，可以至少部分地从上下文中的用法理解术语。例如，在本文中所使用的术语“一个或多个”至少部分取决于上下文，可以用于以单数意义描述特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其它因素。

需要说明的是，本发明的文件中涉及的术语“包括”和“具有”以及它们的变形，意图在于覆盖不排他的包含。术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序，除非上下文有明确指示，应该理解这样使用的数据在适当情况下可以互换。另外，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。此外，在以上说明中，省略了对公知组件和技术的描述，以避免不必要地混淆本发明的概念。上述各个实施例中，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同/相似的部分互相参见即可。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种模数转换器，其特征在于，包括：

输入模块；

斩波模块；

分频器，用于根据分频信号将所述模数转换器的主时钟信号分频后得到斩波时钟信号，并提供给所述斩波模块；

时序补偿模块，用于根据延迟控制信号对所述主时钟信号进行延时后得到采样时钟信号，并提供给所述输入模块；

其中，所述采样时钟信号与所述斩波时钟信号的时序基本对齐。

2.根据权利要求1所述的模数转换器，其特征在于，所述输入模块为所述模数转换器的输入端的开关单元；所述斩波模块为所述模数转换器的积分器和/或运算放大器。

3.根据权利要求1所述的模数转换器，其特征在于，所述时序补偿模块对所述主时钟信号进行延时的延时值，与所述分频器对所述主时钟信号进行分频所产生的逻辑延迟的延时值基本相同。

4.根据权利要求1所述的模数转换器，其特征在于，所述时序补偿模块包括：多路缓存器，每一缓存器中存储有一延时值；

多选一控制器，所述时序补偿模块能够根据所述延迟控制信号控制所述多路缓存器的其中之一与所述多选一控制器导通，从而对所述主时钟信号进行相应延时值的延时后得到所述采样时钟信号。

5.根据权利要求4所述的模数转换器，其特征在于，所述多路缓存器所存储的延时值依次递增。

6.根据权利要求4所述的模数转换器，其特征在于，所述多路缓存器中相邻两缓存器中存储的延时值的时间间隔为200pS。

7.根据权利要求4所述的模数转换器，其特征在于，所述时序补偿模块还包括：

数字寄存器，用于将所述延迟控制信号转换为导通选择信号，以选择所述多路缓存器的其中之一与所述多选一控制器导通。

8.根据权利要求7所述的模数转换器，其特征在于，

所述数字寄存器为3比特数字寄存器，所述多路缓存器包括8路缓存器；所述3比特数字寄存器提供8种控制状态，每一控制状态对应一路缓存器。

9.一种时序补偿方法，其特征在于，采用如权利要求1～8任一项所述的模数转换器；所述方法包括：

获取采用分频器对所述模数转换器的主时钟信号分频后得到斩波时钟信号与所述主时钟信号之间的第一延时值；

基于所述第一延时值生成延迟控制信号；

采用所述时序补偿模块根据所述延迟控制信号对所述主时钟信号进行延时后得到采样时钟信号，并提供给所述模数转换器的输入模块，其中，所述采样时钟信号与所述斩波时钟信号的时序基本对齐。

10.根据权利要求9所述的时序补偿方法，其特征在于，所述时序补偿模块对所述主时钟信号进行延时的延时值，与所述第一延时值基本相同。