JP2008271530A - アナログ−デジタル変換器システム - Google Patents

Abstract

【課題】アナログ−デジタル変換器システムを提供すること。
【解決手段】複数のアナログ−デジタル変換器が分布サンプリング・システムと共に使用される。複数の変換器と分布サンプリング・システムのこの組合せは、０．１８ミクロンのシリコンの処理などの、従来デバイス処理を使用することを可能にし、また非常に高い周波数の入力信号の正確なサンプリングを可能にする。分布サンプリング・システムは、各サンプリングに異なるＡＤＣを使用して入力信号の複数サンプリングを可能にし、各サンプリングは、先行する最後のサンプリングから特定の時間量だけ連続的にずれている。多数のＡＤＣからの各サンプリングは、組み合わされ、単一の連続的なデジタル出力信号を形成する。分布サンプリング・システムのタイプは、直列に相互接続された多数の細長い配線パターン、特定の誘電率材料デバイス、およびシーケンサまたはマルチプライヤがある。
【選択図】図２

Description

本発明は、アナログ−デジタル変換器（ＡＤＣ）に関し、またコンピュータおよびコンピュータ・プロセッサの分野にも関する。

アナログ−デジタル変換器（ＡＤＣ）は、連続的な信号を離散的なのデジタル数（discrete digital numbers）に変換する電子回路である。一般に、ＡＤＣは、入力アナログ信号をデジタル数に変換する電子デバイスである。

アナログ信号は、時間に関して連続的であり、これをデジタル値の流れに変換することが必要である。したがって、アナログ信号から新しいデジタル値がサンプリングされる速度を確定することが必要である。この新しい値の速度は、変換器のサンプリング速度（sampling rate）またはサンプリング周波数（sampling frequency）と呼ばれ、一般に、１秒当たりのサンプルの数（sps）として報告される。

連続的に変化する帯域の制限された信号が、時間間隔Ｔすなわちサンプリング時間でサンプリングされ、測定保存され、それから、離散した時間の値から補間式によって元の信号をほぼ再現することができる。この再現（reproduction）は、サンプリング速度が信号の最高周波数の２倍以上である場合だけ、最大の可能な精度（maximum possible accuracy）を達成する。これは、ナイキスト−シャノンのサンプリング理論と呼ばれる。

実際のＡＤＣは、瞬時変換を行うことができないので、入力値は、変換時間と呼ばれる変換器が変換を行う時間の間、必ず一定に保たれなければならない。サンプル・ホールド（sample and hold）と呼ばれる入力回路が、この仕事を、通常、入力のアナログ電圧を保存するためにコンデンサを使用し、さらに入力からコンデンサを切断するために電子スイッチまたはゲートを使用することによって、行う。多くのＡＤＣ集積回路は、内部にサンプル・ホールド・サブシステム（sample and hold subsystem）を含む。

アナログ信号を非常に高い周波数（very high frequencies）で、例えば数ギガ・ヘルツ（ＧＨｚ）の範囲で、集積回路内でサンプリングできることがしばしば望ましい。しかし、ある特定の型のＩＣは、比較的低い周波数で、例えば１〜２ＧＨｚの範囲あるいはそれ以下の範囲でしか信号をサンプリングすることができない比較的古い半導体製造および材料の技術を用いて作られている。この比較的古い技術を使用し、それでも非常に高い周波数のサンプリング速度を達成することが望ましいだろう。

図１は、現在当技術分野で知られているようなアナログ−デジタル（Ａ−Ｄ）サンプリング・システム１００の概要を示す。チップ１０１の中にＡ−Ｄブロック１０２が埋め込まれている。Ａ−Ｄブロック１０２は、一般に、並列バスであるデータ出力１０５およびサンプリング周波数制御１０４を有し、このサンプリング周波数制御１０４は、入力信号１０３のサンプリングを制御するために使用される。入力信号の最高周波数成分はｆ_iとして示され、ｆ_sとして示されるサンプリング周波数は、元の信号についてできるだけ最大限の情報を保持するようにサンプリングするために、ｆ_iの周波数の少なくとも２倍、好ましくはｆ_iの２．２倍でなければならない。したがって、所望の入力周波数ｆ_iが１０ＧＨｚの範囲にある場合には、チップは、ほぼ２０〜２２ＧＨｚでサンプリング周波数ｆｓをクロックさせることができなければならない。そのような高いサンプリング周波数のチップを作ることはいっそう高価になり、そのようなチップのアーキテクチャは、ＣＰＵ、メモリなどのような大きなデータ機能（data functions）をそのようなチップに埋め込むことを可能にしない。

高い周波数の入力速度をサンプリングすることができる経済的なシステムを見つけ出すために様々な手法が取られてきた。非特許文献１で、Ｎａｒｙは、折り返し補間型（folding and interpolating）の８ビット、２ＧｓｐｓＡＤＣを開示している。４ビットＡＤＣに必要な比較器の数は、アーキテクチャをフラッシュ（flash）から折り返し（folding）に切り換えると、１５個から６個に減少する。このＡＤＣは、アナログ帯域幅および最大サンプリング速度を大きくし、かつフラッシュ・アーキテクチャＡＤＣよりも消費電力を小さくする。折り返し機能を実現する１つの方法は、交差結合差動増幅器（cross-coupled, differential amplifiers）を使用し、この場合、１回の折り返し（fold）は、２つの交差結合差動増幅器を用いて実現される。より多くの抵抗器および差動増幅器対を追加することによって、折り返しの数を増すことができる。Ｎａｒｙは、９８ＭＨｚの入力周波数を使用して、２ＧＨｚのサンプリング周波数という結果を報告している。

他の手法は、非特許文献２に開示され、これは、デジタル出力を逆多重化する方法を開示している。１．５ＧＨｚのサンプリング速度の場合、変換データは７５０ＭＨｚのクロックに同期して出力され、この変換データは、クロックの立上りエッジと立下りエッヂの両方で出力に現れる。そのとき、２つのラッチが使用され、１つのラッチは、位相同期データクロックの立上りエッジでクロックされ、第２のラッチは、１８０度位相のずれた信号を使用してクロックされる。これは、出力を３７５ＭＨｚに減少させる。入力データをラッチした後で、クロック・ドメインは中間のラッチの組を使用してシフトされ、その結果、データのすべてが同じクロック・エッジでメモリ・アレイ内にクロックされる、これによって、そのデータ速度は１８７．５ＭＨｚに逆多重化される。単チャネル・デバイスを、デュアル・エッジ・サンプリング・モードにして、サンプリング速度を１．５Ｇｓｐｓから３．０Ｇｓｐｓに上げることができ、これによって、出力データのビット数は８から１６に増加する。

Kevin Nary, "Design of a High-Performance Analog-to-Digital Converter", CSD Magazine, Oct. 1998 Ian King, "Capturing Data from Gigasample Analog-to-Digital Converters", I/O Magazine, Jan. 2006

本発明の１つの態様は、アナログ信号をサンプリングする方法を提供し、この方法は、入力アナログ信号を供給すること、分布サンプリング・システム（distributed sampling system）を通してタイミング信号を送ること、前記入力アナログ信号を複数回、それぞれに、複数のアナログ−デジタル変換器（ＡＤＣ）を使用してサンプリングすること、および、前記複数の入力アナログ信号のサンプリングの各々を、単一の連続的なデジタル出力信号を形成するように、組み合わせることを含み、前記分布サンプリング・システムは、複数の連続して発生するサンプリング・プロンプト（sequential sampling prompts）を供給する。

本発明の他の態様は、複数のアナログ−デジタル変換器（ＡＤＣ）および分布サンプリング・システムを備えるアナログ−デジタル変換器（ＡＤＣ）サンプリング・システムを提供し、この分布サンプリング・システムは、複数の分布ステーションの各々の間に接合点を形成するように互いに直列に接続された前記複数の分布ステーションと、前記接合点の各々と前記複数のＡＤＣの各々との間にそれぞれ接続された複数のタップ線とを備える。

本発明のさらなる態様は、分布サンプリング・システムを使用してアナログ信号をサンプリングする方法を提供し、この方法は、導電性配線パターン（conductive trace pattern）の各々の間に接合点（junction）を形成するように互いに直列に接続された前記複数の導電性配線パターンを設けること、前記複数の導電性配線パターンを通してタイミング信号を送ること、前記接合点の各々から複数の連続して発生するサンプリング・プロンプトを供給すること、複数のアナログ−デジタル変換器（ＡＤＣ）を使用して入力アナログ信号をサンプリングすること、および、前記入力アナログ信号のサンプリングの各々を、単一の連続的なデジタル出力信号を形成するように組み合わせることを含む。

本発明のさらに他の態様は、分布サンプリング・システムを使用してアナログ信号をサンプリングする方法を提供し、この方法は、特定誘電率材料で構成されたデバイスを設けること、前記デバイスを通してタイミング信号を送ること、前記デバイスに沿った複数の等間隔点から、複数の連続して発生するサンプリング・プロンプトをそれぞれ供給すること、複数のアナログ−デジタル変換器（ＡＤＣ）を使用して入力アナログ信号をサンプリングすること、および、前記入力アナログ信号サンプリングの各々を、単一の連続的なデジタル出力信号を形成するように組み合わせることを含む。

本発明のなおさらなる態様は、分布サンプリング・システムを使用してアナログ信号をサンプリングする方法を提供し、この方法は、複数のアナログ−デジタル変換器（ＡＤＣ）にそれぞれ接続された複数のトリガで構成されたシーケンサ・デバイスを設けること、複数のタイミング信号パルスを前記複数のトリガにそれぞれ入力すること、前記複数のＡＤＣをそれぞれ使用して入力アナログ信号を複数回サンプリングすること、および、単一の連続的なデジタル出力信号を形成するように前記サンプリングの各々を組み合わせることを含む。

本発明の他の態様は、分布サンプリング・システムを使用してアナログ信号をサンプリングする方法を提供し、この方法は、複数のインバータ対の各々の間に接合点を形成するように互いに直列に接続された前記複数のインバータ対を設けること、前記複数のインバータ対を通してタイミング信号を送ること、前記接合点の各々から複数の連続して発生するサンプリング・プロンプトを供給すること、複数のアナログ−デジタル変換器（ＡＤＣ）を使用して入力アナログ信号をサンプリングすること、および、前記入力アナログ信号サンプリングの各々を単一の連続的なデジタル出力信号を形成するように組み合わせることを含む。

本発明のさらなる態様は、複数の相互接続された中央処理装置（ＣＰＵ）と、前記複数のＣＰＵに接続された複数のアナログ−デジタル変換器（ＡＤＣ）と、分布サンプリング・システムとを備えるマルチ・コア・プロセッサを提供し、この分布サンプリング・システムは、複数の分布ステーションの各々の間に接合点を形成するように互いに直列に接続された前記複数の分布ステーションと、前記接合点の各々と前記複数のＡＤＣの各々との間にそれぞれ接続された複数のタップ線とを備えている。

本発明のこれらおよび他の態様は、特許請求の範囲に明記されて、注意を向けられたい。

実施形態では、複数のアナログ−デジタル変換器は分布サンプリング・システムと共に使用される。複数の変換器と分布サンプリング・システムのこの組合せによって、０．１８ミクロン・シリコンの処理などの従来のデバイス処理を使用することが可能になり、かつ非常に高い周波数の入力信号を正確にサンプリングすることもできる。分布サンプリング・システムは、各サンプリングに個々のＡＤＣを使用することによって入力信号の複数サンプリングを可能にし、各サンプリングは、先行する最後のサンプリングから特定の時間量だけ連続的にずれている。多数のＡＤＣからの複数のサンプリングは、単一の連続的なデジタル出力信号を形成するように組み合わされる。分布サンプリング・システムの型には、直列に相互接続された多数の細長い配線パターン（a multitude of elongated trace patterns ）、特定誘電率材料デバイス、およびシーケンサまたはマルチプライヤがある。

本発明の実施形態は、従来の比較的低コストの半導体製造および材料技術を使用し２〜３ＧＨｚよりも遥かに高いサンプリング周波数を適切にサンプリングすることができるシステムおよび方法を提供する。

本発明の実施形態は、非常に高い周波数の入力アナログ信号を適切にサンプリングし、このアナログ信号は、従来の比較的低い周波数のアナログ−デジタル・デバイスおよびプロセスを使用してデジタル信号に変換される。実施形態では、複数のアナログ−デジタル変換器（ＡＤＣ）からなるシステムが使用される。

本発明の例示の実施形態は、いくつかのＡＤＣおよび中央処理装置（ＣＰＵ）を有するチップと、分布サンプリング・システムを含む。各ＡＤＣは、指定されたＣＰＵと共にＡＤＣシステムを形成するように動作する。個々のＡＤＣシステムは、例として、０．１８ミクロンのシリコンで形成された従来のデバイスを含むことができる。この例では、そのような個々のシステムは、１〜２ＧＨｚ以下の範囲で信号をサンプリングすることができる。

本発明の実施形態では、非常に高い周波数の入力信号を適切にサンプリングするために、複数の従来デバイスが使用される。タイミング信号は、遅延サンプリング・システムまたはリレー・サンプリング・システムとも呼ばれる、分布サンプリング・システムを通ってチップに転送される。タイミング信号が分布サンプリング・システムに沿った第１の指定点に達すると、第１のＡＤＣが入力信号をサンプリングする。タイミング信号が分布サンプリング・システムに沿った第２の指定点に達すると、第２のＡＤＣが入力信号をサンプリングする。既定数のサンプリングが、同じ既定数のＡＤＣシステムによって行われるまで、タイミング信号は分布サンプリング・システムを通り続ける。

タイミング信号は、分布サンプリング・システムを通ってチップに沿って転送され、それぞれの後続するサンプリングは、前のサンプリング後のクロックされた時間で発生する。このことは、タイミング信号が分布サンプリング・システムを通って進むにつれて、この分布サンプリング・システムから生じる複数の連続して発生するサンプリング・プロンプト、またはタップに基づいて、達成される。これによって、結果として、いくつかのＡＤＣによる高い周波数入力信号の累積的なサンプリングが行われることになり、これにより、最適なナイキスト−シャノン・サンプリングに必要な適切なサンプリングが実現される。例えば、ほんの１ＧＨｚサンプリングが可能な従来のシステムを使用して１０ＧＨｚの入力信号を適切にサンプリングすることが望ましい場合には、入力アナログ信号を連続的にサンプリングするために２０個のＡＤＣシステムが必要であり、各ＡＤＣシステムは、前のサンプリングから５０ｐｓｅｃのクロック間隔後にサンプリングを得ることになる。２０個のＡＤＣシステムすべてのサンプリング結果は、２０ＧＨｚでサンプリングすることができる単一のＡＤＣシステムと同等な結果を得るように組み合わされる。

いくつかの分布サンプリング・システムが説明される。１つのそのような分布サンプリング・システムは、いくつかの細長い（引き延ばされた）配線パターン（elongated trace patterns）または追加された長さの金属線を含み、これらは電気的に直列に相互接続されている。タイミング信号は第１の追加された長さの金属線を通って進み、その後で、タイミング信号タップまたはプロンプトによって、入力信号のサンプリングが第１のＡＤＣシステムで行われるようになり、このサンプリングは、Δｔで与えられる指定された期間に起こる。このタイミング信号は、第２の追加された長さの金属線を通って続き、その後で、タイミング信号タップまたはプロンプトによって入力信号の第２のサンプリングが第２のＡＤＣシステムで行われるようになり、これは、第２の期間Δｔ後に起こる。タイミング信号は既定数の長さの金属線を通って続き、これによって、同じ既定数のＡＤＣシステムによる累積的なサンプリングが起こる。累積的なサンプリングの結果は、単一の連続的なデジタル出力信号を生成するように組み合わされる。

他の分布サンプリング・システムは、ＳＡＷデバイスなどの、特定誘電率材料デバイスを含む。デバイスの材料は、タイミング信号がそのデバイスを通って進む速度を決定する。タイミング信号がデバイスに沿った複数の等間隔点に達したとき、入力アナログ信号のサンプルが複数のＡＤＣシステムによって取得される。複数の連続したサンプリングのそれぞれの結果は、単一の連続的なデジタル出力信号を得るように組み合わされる。

他の分布サンプリング・システムではシーケンサまたはマルチプライヤが使用され、これにより、設定された回数だけタイミング信号が増加され、各段（each stage）ごとに増分期間Δｔが生成される。このＡＤＣシステムは、それぞれの期間Δｔ後に入力アナログ信号をサンプリングする。マルチプライヤ・サンプリング・システムによる入力信号のサンプリングの結果は、単一の連続的なデジタル出力信号を得るように組み合わされる。

大きな同相信号除去を実現するＡＤＣ差動オペアンプの回路図がまた説明される。位相をずらして入力信号をサンプリングすることによって、入力信号が完全に、差動化され、背景雑音から分離される。このことは、いっそうきれいな信号を提供し、いっそう正確なサンプリング結果を提供する。

本発明のこれらおよび他の目的および有利な点は、本明細書で説明された、また図面のいくつかの図に例示された本発明を実施する態様についての説明および本発明の産業上の応用性を考慮して、当業者には明らかになるだろう。列挙された目的および有利点は、本発明のすべての可能な有利点の網羅的な羅列ではない。さらに、１つまたは複数の意図された目的および／または有利点が、アプリケーションにおいて欠けていたり、あるいはアプリケーションに必要とされなかったりする場合でさえも、本発明を実施することはできる。

さらに、本発明の様々な実施形態は、説明された目的および／または有利点の必ずしもすべてではないが１つまたは複数を実現することができ、このことは、当業者であれば認めるであろう。したがって、本明細書で説明された目的および／または有利点は、本発明の本質的な要素ではないので、限定するものとして解釈されるべきでない。

この発明は、図を参照して説明され、これらの図では、類似の番号は、同じまたは類似の要素を表している。この発明は、この発明の目的を達成する態様に関して説明されるが、今回特許請求される発明の精神および範囲から逸脱することなく、これらの教示を考慮して変形物（variations）が実現される可能性があることを、当業者は理解するであろう。

本明細書で説明され、かつ／または図面に示される本発明の実施形態および変形物は、例としてのみ示され、本発明の範囲について限定しない。本発明は、多くの変形物に適応可能であるように意図されているので、特に具体的に述べられない場合、本発明の個々の態様および構成要素は、特許請求される発明の精神および範囲内にありながらも、様々な用途のために省略されたり、または修正されたりすることができる。

図２は、本発明に従ったＡＤＣシステム２００の例を示す。入力信号２０４は、チップ２０１の複数のアナログ−デジタル変換器セル２０２_aから２０２_nに渡される。この例では、外部サンプリング・クロック部２０５が示されているが、内部クロックも、同様に利用することができる。サンプリング・クロック２０５は、意図されたサンプリング速度よりも実質的に低い周波数、例えば１０分の１または２０分の１の周波数で出力される。時間分布装置（time distribution apparatus）２０６_aから２０６_nで、連続して発生する複数の期間を与えることによって、正味のサンプリング速度をｎ倍に上げることが可能である。この例では、これらの期間は、外部ソースによって与えられているが、上で述べたように、内部タイミング・ソースも使用することができる。入力信号２０４を１０ＧＨｚまでの分解能でサンプリングしなければならない場合には、最適なナイキスト−シャノン・サンプリングとしてはに２０ＧＨｚまたは２２ＧＨｚのサンプリング・クロック２０５が必要であろう。しかし、本発明のシステムでは、サンプリング・クロック２０５は、例えばｎ＝２０または２２の場合、それぞれ１ＧＨｚで動作させることができる。時間分布装置２０６_aから２０６_nによって与えられる期間は、１／２０、１／２２の増分であるか、またはサンプリング周波数の同様な増分であり、その結果、各ＡＤＣ２０２はわずかに遅れた点で入力信号２０４をサンプリングするようになり、結果的に、２０または２２ＧＨｚの速度でサンプリングする単一のＡＤＣを使用することと同等なサンプリングとなる。時間分布装置２０６_aから２０６_nによって与えられる期間は、個々の分布ステーション（２０６_aなど）と、対応する個々のＡＤＣ（Ａ／Ｄ２０２_aなど）との間のタップ線接続２０７_aから２０７_nの結果として生じる。タイミング信号（サンプリング・クロック２０５によって生成された）が複数の直列接続分布ステーションすなわち分布装置２０６_aから２０６_nを通って進むとき、一連のタップまたはサンプリング・プロンプトが、タップ線接続２０７_aから２０７_nを通して対応するＡＤＣ２０２_aから２０２_nにそれぞれ送られる。

この手法は、多数のＡＤＣまたはＡ−Ｄチャネル２０２を必要とし、この場合には少なくとも２０または２２を必要とすることは明らかであるが、比較的古い技術のチップ２０１、例えば０．１８ミクロンのシリコンを使用することを可能にし、１０ＧＨｚ範囲ぐらいで伝わる信号をサンプリングすることを可能にする。Ａ−Ｄチャネル２０２の数をさらにもっと増やすことによって、サンプリングされる信号の周波数（すなわち最高フーリエ変換成分）をさらに高くすることができるだろう。

要素２０２_aから２０２_nの、ＡＤＣ、変換器セル、またはチャネルとしての名前は、この例では交換可能に使用されている。一般に、処理中にサンプル・データを失うことなくデータ量を処理することができるために、各Ａ−Ｄチャネル２０２は、十分なデータ転送能力、例えば、Ａ−Ｄチャネル２０２_aから２０２_nに対応するそれ自体のＣＰＵ２０３_aから２０３_nを持たなければならない。

入力信号の各ＡＤＣサンプリング間の期間は、以下の実施形態で例示されるように、様々なやり方で実現することができる。図３ａは、本発明の第１の実施形態における、入力信号３０１について行われたそれぞれのサンプリングと、時間分布サンプリング・システムの配線パターン（trace pattern）３０３の複数のタップと、の間の時間関係を開示している。配線パターン３０３は、直列に接続された複数の、細長い（引き延ばされた）金属線（elongated wires）を含む。この時間分布サンプリング・システムは、複数のＡＤＣシステムを有し、各ＡＤＣシステムは、図２に関連して前に述べられたように、ＡＤＣ２０２および関連した中央処理装置（ＣＰＵ）２０３を備える。タイミング信号３０６が金属線の第１の長さ３０３_aを通ってＷ₁のタップ点に進んだとき、Δｔ３０４で与えられる測定可能な時間の量の後で入力信号３０１をサンプリングするためのプロンプトが作られる。このタイミングは、ＡＤＣサンプリング点Ｃ₁として表される。タイミング信号３０６が金属線の第２の長さ３０３ｂを通って続いてＷ₂の第２のタップ点に至ったときに、第２の期間Δｔ後に入力信号３０１をサンプリングするためのプロンプトが作られる。このタイミングは、ＡＤＣサンプリング点Ｃ₂によって表される。個々のＡＤＣシステムは、タイミング信号３０６が分布線の各タップのタップ点Ｗ₁からＷ_nの各配線パターン３０３に達した後で、入力信号３０１をサンプリングする。この連続して発生したサンプリングのそれぞれの結果は、単一の連続デジタル出力信号を得るように組み合わされる。

図３ａを参照して、より詳細な説明がさらに説明される。タイミング信号３０６は、金属線の第１の長さ３０３_aを通ってタップ点Ｗ₁に進む。その時点で、入力信号３０１が第１のＡＤＣシステムによってサンプリングされ、ＡＤＣサンプリング点Ｃ₁で時間が示されている。タイミング信号３０６が金属線の第２の長さ３０３ｂを通ってＷ₂で表されるタップ点に進んだとき、入力信号３０１は、ＡＤＣサンプリング点Ｃ₂で第２のＡＤＣシステムによってサンプリングされる。上述の分布サンプリング・システムは、Ｃ₁、Ｃ₂などで時間が示されたＡＤＣサンプリング点３０２で入力信号３０１をサンプリングし続ける。タイミング信号３０６が金属線の複数の長さ３０３を通って進むときに、入力信号３０１は、各連続して発生する期間Δｔ３０４の後でサンプリングされる。ナイキスト−シャノンの要求条件を満たすように入力信号３０１を適切にサンプリングするために、複数のＡＤＣシステムがチップ上に設けられる。

次の例を考える、これは、本発明をさらにはっきりさせるために与えられる。この与えられた例は、特徴を限定するものとして解釈されるべきでない。例えば、周波数１０ＧＨｚの入力信号３０１がサンプリングされるべき場合、１０ＧＨｚ入力信号の適切なサンプリング速度についてのナイキスト−シャノン要求条件を満たすために、ＡＤＣサンプリング点３０２間の時間差３０４は、少なくとも５０ｐｓｅｃである必要がある。各連続するＡＤＣシステムは、サンプリング点Ｃ₁、Ｃ₂などで入力信号３０１をサンプリングし、各サンプリングは、前のＡＤＣサンプリングから５０ｐｓｅｃ後に行われる。ＡＤＣサンプリング点３０２の時間は、配線パターン３０３に沿ったＷ₁、Ｗ₂などの連続するタップ点に対応している。各ＡＤＣシステムが１ｎｓｅｃごとにサンプルを取り込む、または取得することができる場合、１０ＧＨｚ入力信号を適切にサンプリングするために、合計２０個のＡＤＣシステムが必要である。この例では、今説明される発明の、相互接続された金属線の複数の長さを使用する分布サンプリング・システムは、２０Ｇｓｐｓのサンプリング速度で１０ＧＨｚの入力信号をサンプリングすることができる単一ＡＤＣを使用することと同等である。

図３ｂは、本発明の第２の実施形態における、入力信号３０１について行われる複数のサンプリングと時間分布サンプリング・システムのインバータ対３０５の直列接続で作られた各タップとの間の時間関係を開示している。図３ａの各クロック配線パターン３０３は、図３ｂでは、一対のインバータ３０５と取り替えられている。タイミング信号３０６は一連の接続されたインバータ対３０５を通って進む。タイミング信号３０６が第１のインバータ対３０５ａを通って進んだとき、第１の期間Δｔ３０４後に入力信号３０１をサンプリングするためのプロンプトが作られ、これは、ＡＤＣサンプリング点Ｃ₁と一致している。タイミング信号３０６が第２のインバータ対３０５ｂを通って続くときに、第２の期間Δｔ３０４後に入力信号３０１をサンプリングするためのプロンプトが作られ、これは、ＡＤＣサンプリング点Ｃ₂と一致している。個々のＡＤＣシステムは、タイミング信号３０６が各インバータ対を通ってＷ₁からＷ_nで示された点に、それぞれ進んだとき生じるＡＤＣサンプリング点Ｃ₁からＣ_nの各々で、入力信号３０１をサンプリングする。この連続して発生する複数のサンプリングの結果は、単一の連続的なデジタル出力信号を得るように組み合わされる。

図３ｂを参照して、さらに詳細に説明する。タイミング信号３０６が第１のインバータ対３０５ａを通ってＷ₁で表されたタップ点に進んだとき、時間がＣ₁で示される第１のＡＤＣサンプリング点で、第１のＡＤＣシステムによって入力信号３０１はサンプリングされる。タイミング信号３０６が第２のインバータ対３０５ｂを通ってＷ₂で表されるタップ点に進んだとき、第２のＡＤＣサンプリング点Ｃ₂で、第２のＡＤＣシステムによって入力信号３０１はサンプリングされる。上に与えられた分布サンプリング・システムは、タイミング信号３０６が複数のインバータ対３０５を通って進むときに入力信号３０１をサンプリングし続ける。タイミング信号３０６が各インバータ対３０２を通過するときに、入力信号３０１は、各連続した期間Δｔ３０４後に各ＡＤＣサンプリング点３０２でサンプリングされる。ナイキスト−シャノンの要求条件を満たすように入力信号３０１を適切にサンプリングするために、いくつかのＡＤＣシステムがチップに設けられる。

図４は、本発明の第３の実施形態における、入力アナログ信号４０５について行われるサンプリングと特定誘電率材料デバイス４０１に作られたタップ列との間の時間関係を開示している。時間分布サンプリングは、表面音響波（ＳＡＷ）デバイスなどの特定誘電率材料デバイス４０１を使用することによって実現される。入力信号４０５は、タイミング信号４０６がデバイス４０１に沿ってＳ₁からＳ_nで与えられる各等間隔点を通りすぎて進むときに、各測定可能期間Δｔ４０３後にサンプリングされる。

図４で表された特定誘電率材料デバイスの分布サンプリング・システムは、図３ａの配線分布サンプリング・システムと同様に動作する。図２を参照して前に説明されたように、個々のＡＤＣシステムはＡＤＣおよび対応するＣＰＵを含む。各連続したＡＤＣシステムは、タイミング信号４０６が点Ｓ₁からＳ_nに対応するデバイス４０１に沿った各連続した等間隔点に達したとき、ＡＤＣサンプリング点４０２で表される入力信号４０５をサンプリングする。タイミング信号４０６がデバイス４０１を通って進むときに、各増分期間Δｔ４０３後に入力信号４０５をサンプリングするためのプロンプトが作られ、Δｔ４０３の値は、デバイス４０１の特有の材料によって決定される。タイミング信号４０６がＳ₁で与えられる第１のサンプリング点４０２に達したとき、第１のＡＤＣシステムによって第１のＡＤＣサンプリング点Ｃ₁で入力信号４０５をサンプリングするためのプロンプトが作られる。第２の期間Δｔ４０３後にデバイス４０１内の第２のサンプリング点Ｓ₂にタイミング信号４０６が達したとき、対応する第２のＡＤＣサンプリング点Ｃ₂で入力信号４０５をサンプリングするように第２のＡＤＣシステムが促される。上述の分布サンプリング・システムは、ＡＤＣサンプリング点４０２で入力信号４０５をサンプリングし続け、このサンプリング点４０２は、時間がデバイス４０１のＳ₁からＳ_nに対応している。この連続したサンプリングの結果は、単一の連続したデジタル出力信号を得るように組み合わされる。

１０ＧＨｚの入力信号４０５を使用する例では、タイミング信号４０６は、デバイス４０１内のＳ₁で与えられる第１の点に進む。この点で、第１のＡＤＣシステムがプロンプトされ、５０ｐｓｅｃの第１の期間４０３後の第１のＡＤＣサンプリング点Ｃ₁で入力信号４０５をサンプリングする。タイミング信号４０６がデバイス４０１内の第２の点Ｓ₂に進んだとき、第２のＡＤＣシステムがプロンプトされ、５０ｐｓｅｃの第２の期間４０３後に生じる第２のサンプリング点Ｃ₂で入力信号４０５をサンプリングする。各ＡＤＣシステムが１ｎｓｅｃの速度で入力信号４０５をサンプリングする場合、１０ＧＨｚの入力信号４０５を適切にサンプリングするために２０個のＡＤＣシステムが必要であろう。この例では、今説明される発明の特定誘電率材料デバイスを使用する分布サンプリング・システムは、２０Ｇｓｐｓのサンプリング速度で１０ＧＨｚの入力信号をサンプリングすることができる単一ＡＤＣを使用することと同等である。

第４の実施形態は、シーケンサまたはマルチプライヤ分布サンプリング・システム（sequencer or multiplier distributed sampling system）６０１を開示し、図５を、参照して説明される。シーケンサ分布サンプリング・システム６０１の例は、シーケンサ５０１としてエミッタ結合論理（ＥＣＬ）を使用することができる。シーケンサ５０１は、ｗ₁からｗ_nで表されている複数のトリガ５０８からなるグループを含む。各トリガ５０８はＡＤＣ５０２に接続され、各ＡＤＣ５０２は、関連付けられたＣＰＵ５０６に接続されている。タイミング信号５０７がシーケンサ５０１に入り、各段は、Δｔ５０３で与えられる同じ増分量の差でタイミング信号５０７を、配列し、すなわち増やす。したがって、パルス５０４が第１のＡＤＣトリガｗ₁を通って進むときに、入力信号５０５がＡＤＣ₁によってサンプリングされる。第２の期間Δｔ５０３後に、パルス５０４は第２のＡＤＣトリガｗ₂を通って進み、入力信号５０５はＡＤＣ₂によってサンプリングされる。上述の分布サンプリング・システムは、ｎ個のトリガｗ₁からｗ_nを利用し、かつＡＤＣ₁からＡＤＣ_nの変換器を使用して入力信号５０５をそれぞれサンプリングし続ける。これらのサンプリングの結果は、ｎ個の関連付けられたＣＰＵ５０６によって処理される。この連続して発生する複数のサンプリングの結果は、単一の連続的なデジタル出力信号を得るように組み合わされる。シーケンサ５０１の重要な特徴は、各トリガ５０８間の時間を変えることができることである。

１０ＧＨｚの入力信号５０５の例では、シーケンサ５０１は、ｗ₁からｗ₂₀で表されるような２０個のトリガ５０８を備える。入力アナログ信号５０５は、５０ｐｓｅｃの期間Δｔ５０３の間隔で連続的にサンプリングされる。例えば、５０ｐｓｅｃの第１の期間Δｔ５０３後にパルス５０４が第１のＡＤＣトリガｗ₁を通って進んだとき、ＡＤＣ₁は、入力アナログ信号５０５をサンプリングする。次に、５０ｐｓｅｃの第２の期間Δｔ５０３後にパルス５０４が第２のＡＤＣトリガｗ₂を通って進んだとき、ＡＤＣ₂は、入力アナログ信号５０５をサンプリングする。各ＡＤＣ５０２が１ｎｓｅｃの速度で入力アナログ信号５０５をサンプリングすることができる場合、２０Ｇｓｐｓのサンプリング速度で１０ＧＨｚの入力信号５０５を適切にサンプリングするために、２０個の関連したＡＤＣ５０２および２０個の関連したＣＰＵ５０６に加えて２０個のトリガ５０８が必要である。この例では、今説明される発明のシーケンサまたはマルチプライヤと共に複数のＡＤＣを使用する分布サンプリング・システムは、２０Ｇｓｐｓのサンプリング速度で１０ＧＨｚの入力信号をサンプリングすることができる単一のＡＤＣを使用することと同等である。

図６は、クロック発生ブロック６０２を追加した、図５を参照して説明したシーケンサまたはマリチプライヤ分布サンプリング・システム６０１のブロック図である。クロック発生ブロック６０２は、内部または外部とすることができ、位相同期ループ（ＰＬＬ）、遅延同期ループ（ＤＬＬ）、電圧制御発振器（ＶＣＯ）、リング発振器、水晶発振器、または他の型の発振器を含むことができるが、これらに限定されない。図６は、また、タイミング信号６０３を示す。

図７ａは、前に説明された発明で使用することができるＡＤＣの回路図７０７であり、差動オペアンプを利用している。図７ａに示された差動オペアンプ・システムは、オペアンプ７０２ａおよび７０２ｂに接続して使用される２つの入力源７０１を有し、ここで、オペアンプ７０２ｂは、選択可能利得マルチプライヤ（selectable gain multiplier）を有する電圧−電流ドライバである。この構成は、入力信号を非常に正確に再生するために大きな同相信号除去を提供する。図７ａのシステムは、さらに、カウンタ７０４、ＣＰＵ７０５、およびデジタル出力信号７０６を示す。

図７ｂは、シングルエンド電圧制御発振器７０３を備えるＡＤＣの回路図７０７を示す。残りの要素は図７ａと同じである。図７ａのインバータ・システムには、サンプリングされるべき所望の入力信号７０１を望ましくない背景雑音から分離するという利点がある。図７ｂは、ノイズ耐性がない。しかし、図７ｂのインバータ・システムはただ１つのピン接続を必要とするが、図７ａのインバータ・システムは２つのピン接続を必要とする。

図７ａおよび７ｂのＡＤＣ回路図は、入力アナログ信号をサンプリングするために、前に説明されたＡＤＣ／ＣＰＵ分布サンプリング・システムのどれとでも一緒に使用することができる。

上述のＡＤＣ／ＣＰＵ分布サンプリング・システムは、また、発明者によく知られた様々なアーキテクチャのいずれかを使用して集積化することができる。本発明を実施する１つの態様は、個々のコンピュータのアレイを利用することである。アレイが、図８の図に示され、ここで全体的な参照番号１０で示されている。このコンピュータ・アレイ１０は、複数（図示の例では２４）のコンピュータ１２（アレイのこの例では「コア」または「ノード」と呼ばれることもある）を含む。図示の例では、コンピュータ１２のすべてが単一のダイ（die）１４の上にある。本発明によれば、コンピュータ１２の各々は、一般に独立して機能するコンピュータであるが、このことは以下でより詳細に述べられる。コンピュータ１２は、複数（この数は以下でより詳細に述べられる）の相互接続データ・バス１６で相互接続されている。この例では、データ・バス１６は、双方向非同期高速並列データ・バスであるが、他の相互接続手段もこの目的のために使用することができることは本発明の範囲内である。アレイ１０の本実施形態では、複数のコンピュータ１２間のデータ通信が非同期とすることができるだけでなく、個々のコンピュータ１２は、内部的に非同期モードで動作することもできる。個々のコンピュータ１２は非同期で動作し、各コンピュータ１２は、命令を実行していないときに基本的に電力を使用せず、さらにコンピュータ内を走っているクロックがないので、大量の電力を節約する。

分かり易くするために、図８の図から省略された追加の構成要素がダイ１４上にあることを、当業者は認めることであろう。そのような追加の構成要素には、マイクロ・プロセッサ・チップの電力バス、外部接続パッド、および他のそのような一般相（common aspects）がある。

コンピュータ１２ｅは、アレイ１０の周辺部にないコンピュータ１２の１つの例である。すなわち、コンピュータ１２ｅは、４つの直交方向に隣接したコンピュータ１２ａ、１２ｂ、１２ｃおよび１２ｄを有している。コンピュータ１２ａから１２ｅのこのグループは、以下では、アレイ１０の複数のコンピュータ１２間の通信についてのより詳細な議論に関連して、一つの例として使用される。図８の図で理解されるように、コンピュータ１２ｅなどの複数の内部コンピュータ１２は、バス１６を介して直接通信することができる４つの他のコンピュータ１２を有している。以下の議論において、議論される原理は、アレイ１０の端のコンピュータ１２が３つだけの他のコンピュータ１２と直接連絡し、また角のコンピュータ１２が２つだけの他のコンピュータ１２と直接連絡していることを除いて、コンピュータ１２のすべてに当てはまる。

図９は、図８の一部のより詳細な図であり、コンピュータ１２のうちの一部のみ、特にコンピュータ１２ａから１２ｅまでを示している。図９の図は、また、データ・バス１６各々が読出しライン１８、書込みライン２０および複数（この例では、１８）のデータ・ライン２２を有することを明らかにしている。データ・ライン２２は、１つの１８ビット命令ワードのすべてのビットを同時に並列に転送することができる。

本発明方法によると、コンピュータ１２ｅなどのコンピュータ１２は、それぞれの１つ、２つ、３つまたは４つすべての隣接したコンピュータ１２からデータを受け取ることが準備されるように、読出しライン１８の１つ、２つ、３つまたは４つすべてをハイに設定することができる。同様に、また、コンピュータ１２がそれの書込みライン２０の１つ、２つ、３つまたは４つすべてをハイに設定することが可能である。

隣接したコンピュータ１２ａ、１２ｂ、１２ｃまたは１２ｄのうちの１つが、それ自体とコンピュータ１２ｅの間の書込みライン２０をハイに設定したとき、コンピュータ１２ｅが対応する読出しライン１８を既にハイに設定していれば、関連したデータ・ライン２２上でコンピュータ１２ａ、１２ｂ、１２ｃまたは１２ｄからコンピュータ１２ｅにワードが転送される。次ぎに、送信コンピュータ１２は書込みライン２０を解放し、受信コンピュータ（この例では、１２ｅ）は書込みライン２０と読出しライン１８の両方をローに引き込む。この後者の動作は、データが受信されたことを送信コンピュータ１２に通知する。上の説明は必ずしも事象の連続を順序で示すことを意図していないことに注意されたい。実際には、送信コンピュータ１２が書込みライン２０を解放する（ハイに引き込むのを止める）わずか前に、受信コンピュータが書込みライン２０をローに設定しようとすることがある。そのような例では、送信コンピュータ１２が書込みライン２０を解放するや否や、書込みライン２０は、受信コンピュータ１２ｅによってローに引き込まれることになる。

コンピュータ１２ｅなどのコンピュータ１２が、書込みを見越して書込みライン２０の１つをハイに設定しているときはいつでも、データが送信されるべきコンピュータ１２が読出しライン１８を既にハイに設定しているという場合（この場合には、データは直ちに転送される）を除いて、コンピュータ１２は、基本的に電力を使用しないで、適切な隣接コンピュータ１２から上述のようにデータが「要求」されるまで、ただ単に待っている。同様に、コンピュータ１２が読出しを見越して読出しライン１８の１つまたは複数をハイに設定しているときはいつでも、そのコンピュータ１２は、選ばれたコンピュータ１２に接続された書込みライン２０がハイになって２つのコンピュータ１２の間で命令ワードを転送するようになるまで、基本的に電力を使用しないでただ単に待っている。

上で述べたように、コンピュータ１２を上述のように機能させるいくつかの可能な手段および／または方法がある可能性がある。しかし、この例では、コンピュータ１２は、ただ全体的に内部非同期で動作しているために（上述の非同期のやり方でその間でデータを転送するほかに）、そのように動作する。すなわち、命令は、一般に連続的に達成される。書込みか読出しかのどちらかの命令が起きたとき、その命令が達成されるまで（または、おそらく代わりに、その命令が、「リセット」などによるやり方で中止されるまで）、他の動作はあり得ない。従来技術の意味では、規則的なクロック・パルスは存在しない。それどころか、実行される命令が読出し型か書込み型かの命令でないときだけ（読出し型または書込み型命令はしばしば他のエンティティによる達成を要求すると仮定して）、そうでなければ、その読出し型または書込み型動作が実際に達成されたとき、次の命令を達成するために、パルスが生成される。

図１０は、図８および９のコンピュータ１２の１つの例の全体的な配置を示すブロック図である。図１０の図で理解できるように、コンピュータ１２の各々は、一般に、ＲＡＭ２４およびＲＯＭ２６をそれ自身に有するコンピュータ（self contained computer）である。前に言及したように、複数のコンピュータ１２は、また、この例では単一チップ上で組み合わされていると仮定して、個々に「ノード（nodes）」と呼ばれることもある。

コンピュータ１２の他の基本的な構成要素は、Ｒレジスタ２９を含んだ戻りスタック（return stack）２８、命令領域３０、論理演算装置（「ＡＬＵ」または「プロセッサ」）３２、データ・スタック３４、および命令を復号するための復号論理部分３６である。当業者は、この例のコンピュータ１２などのスタック・ベースのコンピュータの動作を一般によく分かっているだろう。コンピュータ１２は、データ・スタック３４と別個の戻りスタック２８を有するデュアル・スタック・コンピュータである。

本発明のこの実施形態では、コンピュータ１２は、隣接コンピュータ１２と通信するために４つの通信ポート３８を有している。これらの通信ポート３８は、上ポート３８ａ、右ポート３８ｂ、左ポート３８ｃ、下ポート３８ｄによってさらに特定される。通信ポート３８は３状態ドライバであり、オフ状態、受信状態（信号をコンピュータ１２の中へ入れるため）および送信状態（信号をコンピュータ１２から外に出すため）を有している。特定のコンピュータ１２が、コンピュータ１２ｅの例などの、アレイ（図８）の内部にない場合には、その特定のコンピュータでは、通信ポート３８の１つまたは複数が少なくとも上述の目的のために使用されない。しかし、ダイ１４の端部にあるそれらの通信ポート３８は、このポート３８が外部Ｉ／Ｏポート３９（図８）として動作するようにするために、そのコンピュータ１２の中に設計された追加の回路か、代わりにコンピュータ１２の外であるがそのコンピュータに関連付けられた追加回路か、を含むことができる。そのような外部Ｉ／Ｏポート３９の例には、制限されないが、ＵＳＢ（ユニバーサル・シリアル・バス）ポート、ＲＳ２３２シリアル・バス・ポート、並列通信ポート、アナログ−デジタルおよび／またはデジタル−アナログ変換ポート、および他の多くの可能な変形がある。本発明の今説明される実施形態によれば、この目的のためにどのようなタイプの追加または修正回路が使用されようとも、「外部」Ｉ／Ｏポート３９の、そこから受信された命令および／またはデータの処理に関する動作方法は、「内部」通信ポート３８に関連して本明細書で説明されたものと似ているであろう。図８において、「端」のコンピュータ１２ｆは、外部Ｉ／Ｏポート３９を介して外部デバイス８２と通信するための関連インターフェース回路８０（ブロック図の形で示されている）と共に示されている。

ここで説明される実施形態では、命令領域３０は、この例ではＡレジスタ４０ａ、Ｂレジスタ４０ｂおよびＰレジスタ４０ｃを含んだいくつかのレジスタ４０を含む。この例では、Ａレジスタ４０ａは、完全１８ビット・レジスタであるが、一方で、Ｂレジスタ４０ｂおよびＰレジスタ４０ｃは、９ビット・レジスタである。また、図１０の図にブロック図の形で、スロット・シーケンサ４２が示されている。

データ・スタック３４および戻りスタック２８は、多くの従来技術のコンピュータなどの、スタック・ポインタによってアクセスされるメモリの形式のアレイではない。そうではなくて、スタック３４および２８は、レジスタのアレイである。データ・スタック３４の最上部の２個のレジスタは、Ｔレジスタ４４とＳレジスタ４６である。データ・スタック３４の残りのものは、この例ではＳ₂からＳ₉の番号が付けられた８個の追加ハードウェア・レジスタをその中に有する循環レジスタ・アレイ（circular register array）３４ａを含む。循環レジスタ・アレイ３４ａの中の８個のレジスタのうちの１つは、随時Ｓレジスタ４６より下位のレジスタとして選ばれることになる。スタック・レジスタをＳより下位であるように選ぶシフトレジスタの値は、ソフトウェアで読み出したり書き込んだりすることができない。同様に、戻りスタック２８の最上位の位置は、専用Ｒレジスタ２９であるが、一方で、戻りスタック２８の残りのものは、この例ではＲ₁からＲ₈の番号が付けられた８個の追加ハードウェア・レジスタ（図面に具体的に示されていない）を有する循環レジスタ・アレイ２８ａを含む。

本明細書で前に述べられたレジスタに加えて、命令領域３０は、また、現在使用されている命令ワードを格納するための１８ビット命令レジスタ３０ａと、現在実行されている特定の命令ワードのための追加の５ビット演算コードレジスタ（opcode register）３０ｂとを含む。

前述のＡＤＣ／ＣＰＵ分布サンプリング・システムは、上述のコンピュータ・アレイと共に集積化され、異なるタイプ、大きさおよび目的の数多くのシステム組合せをもたらすことができる。さらに、そのようなシステムは、基板上に共に集積化された個々の個別部品として処理（process）されるか、または単一チップ上に、全て処理されるか、またはこれら２つの処理の組合せとすることができる。

次の説明は、ＡＤＣアレイの様々な実施形態のうちの２つの例を与える。しかしながら、これらの例は、本発明をさらにはっきりさせるために与えられ、限定する特徴と解釈されるべきでない。図１１ａは、いくつかのコンピュータ、すなわちノード１２を有するチップまたはダイ１４を示す。内部コンピュータ１２は、汎用コンピュータ（Ｇ）９４として示され、これらは、相互接続されて前述のようにそれらの間で資源を共用することができる。ダイ１４の周辺部は、いくつかのＡＤＣ（Ａ）９５を含む。各ＡＤＣ（Ａ）９５は、ＡＤＣコンピュータ（Ｃ）９６と呼ばれる専用コンピュータを有している。各ＡＤＣコンピュータ（Ｃ）９６は、汎用コンピュータ（Ｇ）９４のどれかまたはすべてにアクセスすることができる。ＡＤＣコンピュータ（Ｃ）９６間の接続は、利用されることもあり、利用されないこともある。

図１１ｂは、いくつかのコンピュータ１２を有するダイ１４の他の実施形態を示す。ＡＤＣ（Ａ）９５は、ダイ１４の周辺部に形成されているが、図１１ａのように専用ＡＤＣコンピュータ（Ｃ）９６はない。各ＡＤＣ（Ａ）９５は、相互接続された汎用コンピュータ（Ｇ）９４のどれか、またはすべてとのダイレクト・アクセスを有することになる。

図１１ｃは、合計４０個のコンピュータ１２を有するダイ１４を示し、２０個のコンピュータ１２はＡＤＣ（Ａ）９５であり、２０個のコンピュータ１２は汎用コンピュータ（Ｇ）９４である。図１１ｃは、１０ＧＨｚの入力アナログ信号をサンプリングする前の例で利用することができるダイ１４の例である。各個々のＡＤＣは、１Ｇｓｐｓの速度でサンプリングすることができ、これにより、２０個のそのようなＡＤＣ（Ａ）９５および２０個の関連汎用コンピュータ（Ｇ）９４が、１０ＧＨｚ入力アナログ信号をサンプリングするために必要になることになる。

上の例のすべては、本発明の利用可能な実施形態の例のうちのいくつかにすぎない。本発明の精神および範囲から逸脱することなく、数多くの他の修正または変更がなされる可能性があることは、当業者は容易に気付くことであろう。したがって、本明細書の開示は、限定するものとして意図されておらず、特許請求の範囲は、本発明の全範囲を包含するものとして解釈されるべきである。

従来のＡＤＣシステムを示すブロック図である。 本発明に従った全体的なＡＤＣシステムを示すブロック図である。 今説明された発明の第１の実施形態に従った、入力アナログ信号について行われるサンプリングとタイミング信号分布ラインに作られたタップとの間のタイミング関係を示す図である。 今説明された発明の第１の実施形態に従った、入力アナログ信号について行われるサンプリングとタイミング信号分布ラインに作られたタップとの間のタイミング関係を示す図である。 今説明された発明の第２の実施形態に従った、入力アナログ信号について行われるサンプリングとタイミング信号分布ラインに作られたタップとの間のタイミング関係を示す図である。 今説明された発明の第３の実施形態を示すブロック図である。 今説明された発明の第３の実施形態を示すブロック図である。 今説明された発明で使用されるかもしれないＡＤＣを示す回路図である。 今説明された発明で使用されるかもしれないＡＤＣを示す回路図である。 本発明に従ったコンピュータ・アレイを示す図である。 図８のコンピュータのサブセットを示す詳細な図および図８の相互接続データ・バスのより詳細な図である。 スタックコンピュータの全体的な配置を示すブロック図である。 本発明に従ったＡＤＣおよびコンピュータ・システムのアレイを示す図である。 本発明に従ったＡＤＣおよびコンピュータ・システムのアレイを示す図である。 本発明に従ったＡＤＣおよびコンピュータ・システムのアレイを示す図である。

符号の説明

１００ アナログ−デジタル（Ａ−Ｄ）サンプリング・システム
１０１ チップ
１０２ Ａ−Ｄブロック
１０３ 入力信号
１０４ サンプリング周波数制御
１０５ データ出力
２００ ＡＤＣシステム
２０１ チップ
２０２ アナログ−デジタル変換器セル
２０３ ＣＰＵ
２０４ 入力信号
２０５ 外部サンプリング・クロック部
２０６ 時間分布装置
３０１ 入力信号
３０２ ＡＤＣサンプリング点
３０３ 配線パターン
３０４ 時間差
３０５ インバータ対
３０６ タイミング信号
Ｃ ＡＤＣサンプリング点
Ｗ タップ点
４０１ 特定誘電率材料デバイス
４０２ ＡＤＣサンプリング点
４０３ 測定可能期間Δｔ
４０５ 入力信号
４０６ タイミング信号
Ｓ タイミング信号のサンプリング点
５０１ シーケンサ
５０２ ＡＤＣ
５０３ 増分量の差
５０４ パルス
５０６ ＣＰＵ
５０７ タイミング信号
５０８ トリガ
６０１ マルチプライヤ分布サンプリング・システム
６０２ クロック発生ブロック
６０３ タイミング信号
７０１ 入力源
７０２ オペアンプ
７０３ シングルエンド電圧制御発振器
７０４ カウンタ
７０５ ＣＰＵ
７０６ デジタル出力信号
７０７ ＡＤＣの回路図
１０ コンピュータ・アレイ
１２ コンピュータ
１４ ダイ
１６ 相互接続データ・バス
１８ 読出しライン
２０ 書込みライン
２２ データ・ライン
２４ ＲＡＭ
２６ ＲＯＭ
２８ 戻りスタック
２９ Ｒレジスタ
３０ 命令領域
３２ 論理演算装置（ＡＬＵ）
３４ データ・スタック
３６ 復号論理部分
３８ 通信ポート
３９ 外部Ｉ／Ｏポート
４０ レジスタ
４２ スロット・シーケンサ
４４ Ｔレジスタ
４６ Ｓレジスタ
８０ 関連インターフェース回路
９４ 汎用コンピュータ
９５ ＡＤＣ
９６ ＡＤＣコンピュータ

Claims (38)

1. アナログ信号をデジタル信号に変換する方法であって、
   所定の周波数で発生するタイミング信号を生成すること、
   前記タイミング信号の各発生から、１よりも大きなｎ個の連続したサンプリング・プロンプトを生成し、前記所定の周波数のｎ倍の周波数で前記サンプリング信号プロンプトが生じるように生成すること、
   ｎ個のアナログ−デジタル変換器が、前記ｎ個の連続したサンプリング・プロンプトのそれぞれの１つに応答して前記アナログ信号をサンプリングするようにすること、および
   前記ｎ個のサンプリングを、前記アナログ信号を表す単一の連続的なデジタル信号を形成するように組み合わせること
   を備えることを特徴とする方法。
2. 前記ｎ個の連続したサンプリング・プロンプトは、前記タイミング信号をいくつかの遅延時間だけ遅らせることによって生成されることを特徴とする請求項１に記載の方法。
3. 前記ｎ個の連続したサンプリング・プロンプトは、分布サンプリング・システムによって生成されることを特徴とする請求項１に記載の方法。
4. 前記ｎ個の連続したサンプリング・プロンプトは、複数の導電性配線パターンの各々の間に接合点を形成するように直列に接続された前記複数の導電性配線パターンによって生成され、前記プロンプトは前記それぞれの接合点で生成されることを特徴とする請求項１に記載の方法。
5. 前記ｎ個の連続したサンプリング・プロンプトは、特定誘電率材料を備えるデバイスによって生成され、前記プロンプトは、前記デバイスに沿ったそれぞれの等間隔点で生成されることを特徴とする請求項１に記載の方法。
6. 前記ｎ個の連続したサンプリング・プロンプトは、前記それぞれのアナログ−デジタル変換器に接続された複数のトリガを備えるシーケンサ・デバイスによって生成されることを特徴とする請求項１に記載の方法。
7. 前記シーケンサは、クロック発生器を備えることを特徴とする請求項６に記載の方法。
8. 前記クロック発生器は、リング発振器を備えることを特徴とする請求項７に記載の方法。
9. 前記ｎ個の連続したサンプリング・プロンプトは、複数のインバータ対の各々の間に接合点を形成するように直列に接続された前記複数のインバータ対によって生成され、前記プロンプトは前記それぞれの接合点で生成されることを特徴とする請求項１に記載の方法。
10. 前記複数のアナログ−デジタル変換器（ＡＤＣ）にそれぞれ接続された複数の中央処理装置（ＣＰＵ）を設けることをさらに備えることを特徴とする請求項１乃至９のいずれかに記載の方法。
11. 前記複数のＣＰＵのうちのいくつかは、それらにそれぞれ接続されたＡＤＣに専用であることを特徴とする請求項１０に記載の方法。
12. 前記複数のＣＰＵのいくつかは、汎用ＣＰＵであることを特徴とする請求項１０または１１に記載の方法。
13. 前記複数の連続したサンプリング・プロンプトは、前記サンプリングの各々が先行する最後のサンプリングからある量の時間後に起こるようにすることを特徴とする請求項１乃至１２のいずれかに記載の方法。
14. 前記複数の連続したサンプリング・プロンプトの各々は、前記サンプリングの各々が連続して起こるようにすることを特徴とする請求項１乃至１３のいずれかに記載の方法。
15. 前記複数の連続したサンプリング・プロンプトの各々は、前記サンプリングの各々にそれぞれ対応していることを特徴とする前記請求項１乃至１４のいずれかに記載の方法。
16. 前記サンプリングを組み合わせることは、フーリエ変換関数に対応することを特徴とする請求項１乃至１５のいずれかに記載の方法。
17. 前記複数のアナログ−デジタル変換器の各々は、所定のサンプリング速度でサンプリングすることができ、さらに、
    前記方法は、前記所定のサンプリング速度に使用されたアナログ−デジタル変換器の総数を掛けた速度でサンプリングすることができる単一のアナログ−デジタル変換器を使用することと同等であることを特徴とする請求項１乃至１６のいずれかに記載の方法。
18. アナログ信号をデジタル信号に変換するための装置であって、
    所定の周波数で発生するタイミング信号を生成するためのタイミング信号発生器と、
    前記タイミング信号の各発生から、１よりも大きなｎ個の連続したサンプリング・プロンプトを生成し、前記所定の周波数のｎ倍の周波数で前記サンプリング信号プロンプトを発生するサンプリング信号生成器と、
    前記ｎ個の連続したサンプリング・プロンプトのそれぞれの１つに応答して前記アナログ信号をサンプリングするように配列されたｎ個のアナログ−デジタル変換器と、
    前記アナログ信号を表す単一の連続的なデジタル信号を形成するように前記ｎ個のサンプリングを組み合わせるための信号結合器と
    を備えることを特徴とする装置。
19. 前記サンプリング信号生成器は、前記タイミング信号をいくつかの遅延時間だけ遅らせて前記ｎ個の連続したサンプリング・プロンプトを生成するように動作可能であることを特徴とする請求項１８に記載の装置。
20. 前記ｎ個の連続したサンプリング・プロンプトは、前記タイミング信号をいくつかの遅延時間だけ遅らせることによって生成されることを特徴とする請求項１８に記載の装置。
21. 前記ｎ個の連続したサンプリング・プロンプトは、分布サンプリング・システムによって生成されることを特徴とする請求項１８に記載の装置。
22. 前記ｎ個の連続したサンプリング・プロンプトは、複数の導電性配線パターンの各々の間に接合点を形成するように直列に接続された前記複数の導電性配線パターンによって生成され、前記プロンプトは前記それぞれの接合点で生成されることを特徴とする請求項１８に記載の装置。
23. 前記ｎ個の連続したサンプリング・プロンプトは、特定誘電率材料を備えるデバイスによって生成され、前記プロンプトは、前記デバイスに沿ったそれぞれの等間隔点で生成されることを特徴とする請求項１８に記載の装置。
24. 前記ｎ個の連続したサンプリング・プロンプトは、前記それぞれのアナログ−デジタル変換器に接続された複数のトリガを備えるシーケンサ・デバイスによって生成されることを特徴とする請求項１８に記載の装置。
25. 前記シーケンサは、クロック発生器を備えることを特徴とする請求項２４に記載の装置。
26. 前記クロック発生器は、リング発振器を備えることを特徴とする請求項２５に記載の装置。
27. 前記複数のアナログ−デジタル変換器（ＡＤＣ）にそれぞれ接続された複数の中央処理装置（ＣＰＵ）を備えることを特徴とする請求項１８乃至２６のいずれか一つに記載の装置。
28. 前記複数のＣＰＵのうちのいくつかは、それらにそれぞれ接続されたＡＤＣに専用であることを特徴とする請求項２７に記載の装置。
29. 前記複数のＣＰＵのうちのいくつかは、汎用ＣＰＵであることを特徴とする請求項２７または２８に記載の装置。
30. 複数の相互接続された中央処理装置（ＣＰＵ）と、
    請求項１８乃至２６のいずれか一つに記載の装置と
    を備え、
    前記アナログ−デジタル変換器は、前記ＣＰＵのそれぞれの１つに接続されていることを特徴とするマルチ・コア・プロセッサ。
31. 複数のアナログ−デジタル変換器（ＡＤＣ）、および
    分布サンプリング・システム
    を備え、
    前記分布サンプリング・システムは、
    複数の分布ステーションの各々の間に接合点を形成するように互いに直列に接続された前記複数の分布ステーションと、
    前記接合点の各々と前記複数のＡＤＣの各々との間にそれぞれ接続された複数のタップ線と
    を備えることを特徴とするアナログ−デジタル変換器システム。
32. 前記複数のＡＤＣのいくつかは、差動オペアンプ・システムを備えることを特徴とする請求項３１に記載のシステム。
33. 前記差動オペアンプ・システムは、
    ２つの入力源と、
    オペアンプと、
    電圧制御発振器（ＶＣＯ）と
    を備えることを特徴とする請求項３２に記載のシステム。
34. 複数の相互接続された中央処理装置（ＣＰＵ）と、
    請求項３１、３２または３３に記載のシステムであって、前記複数のＡＤＣが前記複数のＣＰＵに接続されているシステムと
    を備えることを特徴とするマルチ・コア・プロセッサ。
35. 前記複数のＣＰＵのいくつかは、それらにそれぞれ接続されたＡＤＣに専用であることを特徴とする請求項３４に記載のプロセッサ。
36. 前記複数のＣＰＵのいくつかは、汎用ＣＰＵであることを特徴とする請求項３４に記載のプロセッサ。
37. 前記複数のプロセッサの出力は、入力アナログ信号の連続したサンプリングの累積をから構成することを特徴とする請求項３４に記載のプロセッサ。
38. 前記出力は、デジタル出力信号であることを特徴とする請求項３７に記載のプロセッサ。

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