KR100518609B1 - 하나의 아날로그-디지털 변환기를 사용하는 멀티 포트인터페이스 장치 및 멀티 펑션 인터페이싱 방법 - Google Patents

하나의 아날로그-디지털 변환기를 사용하는 멀티 포트인터페이스 장치 및 멀티 펑션 인터페이싱 방법 Download PDF

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Abstract

하나의 아날로그-디지털 변환기를 사용하는 멀티 포트 인터페이스 장치 및 멀티 포트 인터페이싱 방법이 개시된다. 본 발명의 멀티 포트 인터페이스 장치는 아날로그 신호들을 수신하는 N개의 포트들 각각과 하나의 아날로그-디지털 변환부 사이에 N개의 먹스들을 둔다. 먹스들이 제1 내지 제n 선택 신호들에 각각 인에이블되고, 인에이블된 먹스와 연결된 포트로 수신되는 아날로그 신호가 아날로그-디지털 변환부로 전달되어 디지털 신호로 변환된다. 따라서, 본 발명에 의하면, 멀티 포트 인터페이스 장치 내에 하나의 아날로그-디지털 변환부를 두어, 다수개의 포트들로 수신되는 아날로그 신호들을 선택적으로 디지털 출력 신호로 변환하기 때문에, 종래의 포트들 마다 아날로그-디지털 변환부를 구비해야하는 문제점을 없앤다.

Description

하나의 아날로그-디지털 변환기를 사용하는 멀티 포트 인터페이스 장치 및 멀티 펑션 인터페이싱 방법{Multi-port interfacing device using one analog-digital converter and multi-function interfacing method}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 하나의 아날로그-디지털 변환기를 사용하는 멀티 포트 인터페이스 장치 및 멀티 포트 인터페이싱 방법을 설명하는 도면이다.
일반적으로, 외부 아날로그 입력 신호를 받아들이기 위하여 칩 내부에 아날로그-디지털 변환부를 두어, 아날로그 신호를 디지털 신호로 변환시킨다. 집적 회로의 특성에 따라 다수개의 외부 디바이스들과 연결되는 멀티 포트 인터페이스 장치의 경우, 각각의 외부 디바이스와 연결되는 포트들 마다 아날로그-디지털 변환부를 배치하여 외부 아날로그 신호를 증폭하고 샘플링하여 디지털 신호로 변환한다. 단순히 아날로그 신호를 디지털 신호로 변환시키는 목적을 위하여, 하나의 집적 회로 내에 다수개의 아날로그-디지털 변환부를 배치시키는 것은 집적 회로 칩의 면적을 크게 하여 생산 단가를 높이고 칩 수율 측면에서 경쟁력이 없는 단점들을 유발한다.
멀티 포트 인터페이스 장치 내에 하나의 아날로그-디지털 변환부를 두어 아날로그 신호의 디지털 신호로의 변환 동작을 수행할 수 있다면, 집적 회로의 성능 및 가격면에서 경쟁력을 갖게 된다. 따라서, 하나의 아날로그-디지털 변환부를 가자는 멀티 포트 인터페이스 장치의 존재가 필요하다.
본 발명의 목적은 하나의 아날로그-디지털 변환부를 갖는 멀티 포트 인터페이스 장치를 제공하는 데 있다.
본 발명의 다른 목적은 다수개의 아날로그 신호를 디지털 신호로 변환시키는 멀티 펑션 인터페이싱 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 멀티 포트 인터페이스 장치는 아날로그 신호들을 수신하는 N개의 포트들; 포트들 각각과 연결되고, 제1 내지 제n 선택 신호들에 각각 인에이블되는 N개의 먹스들; 및 먹스들과 연결되고, 먹스와 연결된 포트로 수신되는 아날로그 신호를 디지털 신호로 변환하는 하나의 아날로그-디지털 변환부를 포함한다.
바람직하기로, 제1 내지 제n 선택 신호들은 외부 클럭 신호를 분주시키는 클럭 발생부에서 제공되는 내부 클럭 신호들의 토글에 응답하여 순차적으로 활성화되거나, 내부 클럭 신호들의 선택적인 조합에 의해 순차적으로 활성화된다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 멀티 포트 인터페이싱 장치는 아날로그 신호들을 수신하는 N개의 포트들; 포트들 각각과 연결되고, 제1 내지 제n 선택 신호들에 각각 인에이블되는 N개의 먹스들; 먹스들과 연결되고, 먹스와 연결된 포트로 수신되는 아날로그 입력 신호를 디지털 출력 신호로 변환하는 하나의 아날로그-디지털 변환부; 아날로그-디지털 변환부와 연결되고, 제1 내지 제n 선택 신호들에 각각 인에이블되는 N개의 디먹스들; 및 디먹스들 각각과 연결되고, 아날로그-디지털 변환부의 디지털 출력 신호를 저장하는 레지스터들을 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 면에 따른 멀티 포트 인터페이싱 장치는 아날로그 신호들을 수신하는 N개의 포트들; 제1 클럭 신호를 분주시켜 N개의 제2 클럭 신호들을 발생시키는 링 카운터; 제2 클럭 신호들을 수신하고 클럭 주기 셋팅 레지스터에 저장된 주기값대로 분주시켜 분주된 제2 클럭 신호를 발생하는 분주기들; 분주된 제2 클럭 신호에 응답하여 포트들로 수신되는 아날로그 신호를 아날로그-디지털 변환부로 전송하는 N개의 먹스들; 먹스들을 통해 전달되는 상기 아날로그 신호를 디지털 신호로 변환시키는 하나의 아날로그-디지털 변환부; 분주된 제2 클럭 신호에 응답하여 아날로그-디지털 변환부에서 출력되는 디지털 신호를 레지스터들로 전송하는 N개의 디먹스들; 및 디먹스들을 통해 전달되는 디지털 신호들을 저장하는 N개의 레지스터들을 포함한다.
더욱 바람직하기로, 멀티 포트 인터페이싱 장치는 DMA(Direct Memory Access)를 통하여 레지스터들에 저장된 디지털 데이터들을 저장하는 메모리를 더 포함한다. 각 레지스터들은 소정 갯수의 FIFO 레지스터들을 포함하여 FIFO 레지스터들에 디지털 데이터들이 다 찼음을 나타내는 풀 신호와 FIFO 레지스터 각각을 어드레싱하는 포인터 신호에 의해 발생되는 기입 인에이블 신호들에 선택적으로 응답하여 디지털 신호를 저장한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 멀티 펑션 인터페이싱 방법은외부 클럭 신호를 분주시켜 내부 클럭 신호들을 발생하는 단계; 내부 클럭 신호들의 토글에 응답하여 순차적으로 제1 내지 제n 선택 신호들을 발생하는 단계; N개의 포트들로 아날로그 입력 신호들을 수신하는 단계; 제1 내지 제n 선택 신호들에 응답하여 선택되는 포트의 아날로그 입력 신호를 하나의 아날로그-디지털 변환부로 전달하는 단계; 아날로그-디지털 변환부를 통해 아날로그 입력 신호를 디지털 출력 신호로 변환하는 단계; 및 제1 내지 제n 선택 신호들에 응답하여 선택되는 소정의 레지스터에 디지털 출력 신호를 저장하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 멀티 펑션 인터페이싱 방법은 외부 클럭 신호를 분주시켜 내부 클럭 신호들을 발생하는 단계; 내부 클럭 신호들의 선택적인 조합에 응답하여 순차적으로 제1 내지 제n 선택 신호들을 발생하는 단계; N개의 포트들로 아날로그 입력 신호들을 수신하는 단계; 제1 내지 제n 선택 신호들에 응답하여 선택되는 포트의 아날로그 입력 신호를 하나의 아날로그-디지털 변환부로 전달하는 단계; 아날로그-디지털 변환부를 통해 아날로그 입력 신호를 디지털 출력 신호로 변환하는 단계; 및 제1 내지 제n 선택 신호들에 응답하여 선택되는 소정의 레지스터에 디지털 출력 신호를 저장하는 단계를 포함한다.
따라서, 본 발명에 의하면, 멀티 포트 인터페이스 장치 내에 하나의 아날로그-디지털 변환부를 두어, 다수개의 포트들로 수신되는 아날로그 신호들을 선택적으로 디지털 출력 신호로 변환하여 해당 레지스터에 저장하기 때문에, 종래의 포트들 마다 아날로그-디지털 변환부를 구비해야 하는 문제점을 없앤다. 그리고 다양하게 설정되는 클럭 주기에 따라 각 포트들로 입력되는 아날로그 신호를 디지털 신호로 변환하는 멀티 펑션 기능이 가능하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 멀티 포트 인터페이스 장치를 설명하는 도면이다. 이를 참조하면, 멀티 포트 인터페이스 장치(100)는 다수개의 포트들(111, 112, 113, 114), 먹스들(121, 122, 123, 124), 하나의 아날로그-디지털 변환부(130), 디먹스들(141, 142, 143, 144), 다수개의 레지스터들(151, 152, 153, 154), 그리고 클럭 발생부(16)를 포함한다.
각각의 포트들(111, 112, 113, 114)은 각각의 먹스들(121, 122, 123, 124)과 연결된다. 먹스들(121, 122, 123, 124)은 제1 내지 제n 선택 신호들(SEL1, SEL2, SEL3, …, SELn)에 각각 응답하여 하나의 포트(111, 112, 113, 114)를 선택하고, 선택된 포트(111, 112, 113, 114)로 입력되는 아날로그 신호를 아날로그-디지털 변환부(130)로 전달한다.
아날로그-디지털 변환부(130)는 수신되는 아날로그 신호(A_IN)를 디지털 신호로 변환시켜 m 비트의 디지털 출력 신호(D_OUT)로 발생한다. 아날로그-디지털 변환부(130)의 디지털 출력 신호(D_OUT)는 디먹스들(141, 142, 143, 144)로 제공된다. 디먹스들(141, 142, 143, 144)은 제1 내지 제n 선택 신호(SEL1, SEL2, SEL3, …SELn)에 응답하여 선택되는 하나의 레지스터(151, 152, 153, 154)로 디지털 출력 신호(D_OUT)를 전달한다. 각각의 레지스터들(51, 152, 153, 154)은 m 비트의 디지털 출력 신호(D_OUT)를 저장한다.
클럭 발생부(160)는 외부 클럭 신호(CLK)를 수신하고 이를 분주시켜 소정의 내부 클럭 신호들(CLK1, CLK2, CLK3, …, CLKn)을 발생한다. 내부 클럭 신호들(CLK1, CLK2, CLK3, …, CLKn)은 먹스들(121, 122, 123, 124)과 디먹스들(141, 142, 143, 144)로 제공되어 제1 내지 제n 선택 신호들(SEL1, SEL2, SEL3, …, SELn)을 발생시킨다.
제1 내지 제n 선택 신호들(SEL1, SEL2, SEL3, …, SELn)이 내부 클럭 신호들(CLK1, CLK2, CLK3, …, CLKn)로부터 발생되는 타이밍이 도 2 및 도 3에 도시되어 있다.
도 2를 참조하면, 외부 클럭 신호(CLK)를 1분주시켜 제1 내부 클럭 신호(CLK1)가, 외부 클럭 신호(CLK)를 2분주시켜 제2 내부 클럭 신호(CLK2)가, 외부 클럭 신호(CLK)를 3분주시켜 제3 내부 클럭 신호가, 그리고 외부 클럭 신호(CLK)를 n분주시켜 제n 내부 클럭 신호(CLKn, 미도시)가 발생된다. 제1 내지 제n 내부 클럭 신호들(CLK1, CLK2, CLK3, …, CLKn)의 토글 순서에 따라 제1 내지 제n 선택 신호들(SEL1, SEL2, SEL3, …, SELn)이 순차적으로 활성화된다.
제1 내지 제n 선택 신호들(SEL1, SEL2, SEL3, …, SELn)이 순차적으로 발생되는 동작은 주기적으로 반복된다. 즉, 제1 사이클(CYC#1) 동안 제1 내지 제n 선택 신호들(SEL1, SEL2, SEL3, …, SELn)이 순차적으로 활성화된 후, 제2 사이클(CYC#2) 동안에서도 제1 내지 제n 선택 신호(SEL1, SEL2, SEL3, …, SELn)이 순차적으로 활성화된다. 이것은 포트들(111, 112, 113, 114)고 연결되는 먹스들(121, 122, 123, 124, 도 1)을 순차적으로 인에이블시켜 포트들(111, 112, 113, 114)로 입력되는 아나로그 신호들을 순차적으로 아날로그-디지털 변환부(130, 도 1)로 입력시킨다는 것을 의미한다.
도 3을 참조하면, 도 2에서와 마찬가지로, 외부 클럭 신호(CLK)를 분주시켜 제1 내지 제n 내부 클럭 신호들(CLK1, CLK2, CLK3, …, CLKn)이 발생된다. 이들 내부 클럭 신호들(CLK1, CLK2, CLK3, …, CLKn)을 조합하여 제1 내지 제n 선택 신호들(SEL1, SEL2, SEL3, …, SELn)이 활성화된다. 즉, 제1 선택 신호(SEL1)는 제1 내부 클럭 신호(CLK1)과 제2 내부 클럭 신호(CLK2)가 발생되는 구간에서 활성화되고, 제2 선택 신호(SEL2)는 제3 내부 클럭 신호(CLK3)와 제4 내부 클럭 신호(CLK4)가 발생되는 구간에서 활성화되고, 그리고 제n 선택 신호(SELn)는 제n-1 내부 클럭 신호(CLKn-1)와 제n 내부 클럭 신호(CLKn)가 발생되는 구간에서 활성화된다.
그리고, 이렇게 활성화되는 제1 내지 제n 선택 신호들(SEL1, SEL2, SEL3, …, SELn)은 소정의 사이클(CYC#1, CYC#2) 주기를 갖고 반복적으로 활성화된다. 그리하여, 포트들(111, 112, 113, 114)로 입력되는 아날로그 신호들을 순차적으로 아날로그-디지털 변환부(130, 도 1)로 입력시킨다.
한편, 제1 및 제n 내부 클럭 신호들(CLK1, CLK2, CLK3, …, CLKn)은 디먹스들(141, 142, 143, 144)로도 제공되며, 먹스들(121, 122, 123, 124)을 인에이블시키는 동일한 방식으로 제1 내지 제n 선택 신호들(SEL1, SEL2, SEL3, …, SELn)이 발생되어 디먹스들(141, 142, 143, 144)을 인에이블시킨다. 제1 내지 제n 선택 신호들(SEL1, SEL2, SEL3, …, SELn)에 의해 선택적으로 인에이블되는 디먹스(141, 142, 143, 144)는 해당 디먹스(141, 142, 143, 144)와 연결되는 레지스터(151, 152, 153, 154)로 아날로그-디지털 변화부(130)의 디지털 출력 신호(D_OUT)를 전달한다.
본 발명의 멀티 포트 인터페이스 장치(100, 도 1)는 내부 클럭 신호들(CLK1, CLK2, CLK3, …, CLKn)에 응답하여 선택적으로 발생되는 예컨대, 제1 선택 신호(SEL1)에 의해 제1 먹스(121)와 제2 디먹스(141)가 인에이블된다. 제1 먹스(121)와 연결된 제1 포트(111)를 통해 수신되는 아날로그 신호(A_IN)는 아날로그-디지털 변환부(130)에서 디지털 출력 신호(D_OUT)로 변환되고, 디지털 출력 신호(D_OUT)는 제1 디먹스(141)를 통해 제1 디먹스(141)와 연결된 제1 레지스터(151)에 저장된다.
따라서, 본 발명의 멀티 포트 인터페이스 장치(100)는 하나의 아날로그-디지털 변환부(130)를 두어, 다수개의 포트들(111, 112, 113, 114)로 수신되는 아날로그 신호들을 선택적으로 디지털 출력 신호로 변환하여 해당 레지스터(151, 152, 153, 154)에 저장한다.
도 4는 본 발명의 제2 실시예에 따른 멀티 포트 인터페이스 장치를 설명하는 도면이다. 이를 참조하면, 멀티 포트 인터페이스 장치(400)는 포트들(411-416), 아날로그 먹스부(420), 아날로그-디지털 변환부(430), 디지털 디먹스부(440), 레지스터들(451-456), n 비트 링 카운터(460), 그리고 m 비트 분주기들(471-473)을 포함한다.
각 포트들(411, 412, 413, 414, 415)로 입력되는 아날로그 신호들이 아날로그 먹스부(420)를 통해 아날로그-디지털 변환부(430)로 제공된다. 아날로그 먹스부(420)는 m 비트 분주기들(471, 472, 473)에서 제공되는 분주된 제2 클럭 신호들(CLK2'[0], CLK2'[1], …, CLK2'[m-1])에 응답하여 각 포트들(411, 412, 413, 414, 415, 416)로 입력되는 아날로그 신호를 선택적으로 아날로그-디지털 변환부(430)로 전달한다.
아날로그-디지털 변환부(430)는 아날로그 먹스부(420)를 통해 전달되는 아날로그 신호를 제1 클럭 신호(CLK1)에 응답하여 디지털 신호로 변환시킨다. 디지털 디먹스부(440)는 분주된 제2 클럭 신호들(CLK2'[0], CLK2'[1], …, CLK2'[m-1])에 응답하여 아날로그-디지털 변환부(430)에서 출력되는 디지털 신호를 각각의 레지스터들(451, 452, 453, 454, 455)로 전달한다.
n-비트 링-카운터(460)는 제1 클럭 신호(CLK1)를 수신하여 제2 클럭 신호들(CLK2[0], CLK2[1], …, CLK2[m-1])를 발생하는 데, 제2 클럭 신호들(CLK2[0], CLK2[1], …, CLK2[m-1])은 각 포트들(411, 412, 413, 414, 415)로 입력되는 아날로그 신호를 아날로그 디지털 변환부(430)로 전달하기 위한 선택 신호로 쓰인다.
m 비트 분주기들(471, 472, 473)은 그 내부의 클럭 주기 셋팅 레지스터들(미도시)에 셋팅된 주기 값대로 제2 클럭 신호들(CLK2[0], CLK2[1], …, CLK2[m-1])을 분주시켜 분주된 제2 클럭 신호들(CLK2'[0], CLK2'[1], …, CLK2'[m-1])을 발생시킨다.
클럭 주기 셋팅 레지스터들(미도시)에 의한 제2 클럭 신호들(CLK2[0], CLK2[1], …, CLK2[m-1])와 분주된 제2 클럭 신호들(CLK2'[0], CLK2'[1], …, CLK2'[m-1])와의 타이밍 관계는 도 5에 도시되어 있다. 이를 참조하면, 제1 클럭 신호(CLK1)로부터 순차적으로 CLK2[0] 클럭 신호, CLK2[1] 클럭 신호, …, CLK2[m-1] 클럭 신호가 발생된다. CLK2'[0] 클럭 신호는 CLK2[0] 클럭 신호를 2 분주하여, 그리고 CLK2'[1] 클럭 신호는 CLK2[1] 클럭 신호를 3 분주하여 각각 발생된다. CLK2'[m-1] 클럭 신호는 CLK2[m-1] 클럭 신호 그대로 발생된다. 즉, 제1 m 비트 분주기(471)에는 CLK2[0] 클럭 신호를 2 분주한 클럭 주기가 설정되고, 제2 m비트 분주기(472)에는 CLK2[1] 클럭 신호를 3 분주한 클럭 주기가 설정되고, 그리고 제m m비트 분주기(473)에는 CLK2[m-1] 클럭 신호를 1 분주한 클럭 주기가 설정된다.
그러므로, 본 실시예의 멀티 채널 인터페이스 장치는 m 비트 분주기들(471, 472, 473)에 설정된 클럭 주기에 따라 각 포트들(411, 412, 413, 414, 415, 416)로 입력되는 아날로그 신호를 디지털 신호로 변환하고, 그 변환된 디지털 신호를 각 레지스터들(451, 452, 453, 454, 455, 456)에 저장한다.
도 6은 도 4의 제1 레지스터(451)에 저장된 데이터가 DMA(Direct Memory Access, 610)를 거쳐 할당된 메모리(620)에 저장되는 멀티 채널 인터페이스 장치(400, 도 4)의 확장된 개념을 설명하는 도면이다. 제1 레지스터(451)는 대표적으로 도시된 것으로, 제2 내지 제6 레지스터들(452, 453, 454, 455, 456)에 저장된 데이터들도 DMA(610)를 거쳐 할당된 메모리(620)에 저장된다.
도 7은 아날로그 디지털 변환부(430, 도 4)에서 처리된 디지털 데이터가 저장되는 레지스터의 내부 구조를 설명하는 도면으로, 대표적으로 제1 레지스터(451)가 도시된다. 이를 참조하면, 제1 레지스터(451)은 n개의 FIFO 레지스터들(712, 714, 716)로 구성되고, 각 FIFO 레지스터들(712, 714, 716)은 기입 인에이블 신호들(WR_E[n-1:0])에 각각 응답하여 아날로그 디지털 변환부(430, 도 4)에서 처리된 디지털 데이터를 저장한다. 기입 인에이블 신호들(WR_E[n-1:0])은 풀 신호(FULL)와 각 FIFO 레지스터들(712, 714, 716)의 포인터 신호(FIFO_WR_POINTER[n-1:0])에 응답하여 로직 회로부들(702, 704, 706)을 통해 발생된다.
이러한 제1 레지스터부(451)의 동작은 다음과 같다. 먼저, 모든 FIFO 레지스터들(712, 714, 716)에 디지털 데이터가 저장되면, 풀 신호(FULL)는 로직 하이레벨이 되고 기입 인에이블 신호들(WR_E[n-1:0])은 로직 로우레벨로 디세이블된다. 이 후, FIFO 레지스터들(712, 714, 716) 중 어느 하나의 FIFO 레지스터(712, 714, 716)에 저장된 값이 읽혀져서 비워지면 풀 신호(FULL)는 로직 로우레벨이 되고, 해당 FIFO 레지스터(712, 714, 716)의 포인터 신호(FIFO_WR_POINTER[n-1:0])가 로직 하이레벨이 된다. 로직 하이레벨의 포인터 신호(FIFO_WR_POINTER[n-1:0])는 기입 가능함을 나타내는 것으로, 해당 FIFO 레지스터(712, 714, 716)의 기입 인에이블 신호(WR_E[n-1:0])를 로직 하이레벨로 인에이블시킨다. 그리하여 비워진 FIFO 레지스터(712, 714, 716)로 아날로그 디지털 변환부(430, 도 4)에서 처리된 디지털 데이터가 저장된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 멀티 포트 인터페이스 장치는 하나의 아날로그-디지털 변환부를 두어, 다수개의 포트들로 수신되는 아날로그 신호들을 선택적으로 디지털 출력 신호로 변환하여 해당 레지스터에 저장하기 때문에, 종래의 포트들 마다 아날로그-디지털 변환부를 구비해야하는 문제점을 없앤다. 그리고, 다양하게 설정되는 클럭 주기에 따라 각 포트들로 입력되는 아날로그 신호를 디지털 신호로 변환하는 멀티 펑션 기능이 가능하다.
도 1은 본 발명의 일실시예에 따른 멀티 포트 인터페이싱 장치를 설명하는 도면이다.
도 2는 도 1의 선택 신호들을 발생하는 타이밍을 설명하는 일예의 도면이다.
도 3은 도 1의 선택 신호들을 발생하는 타이밍을 설명하는 다른 예의 도면이다.
도 4는 본 발명의 제2 실시예에 따른 멀티 포트 인터페이싱 장치를 설명하는 도면이다.
도 5는 도 4의 제1 및 제2 클럭 신호들의 타이밍 다이어그램을 설명하는 도면이다.
도 6은 도 4의 레지스터들 중 대표적으로 도 4의 제1 레지스터와 연결되는 DMA 및 메모리를 설명하는 도면이다.
도 7은 도 4의 레지스터들 중 대표적으로 도 4의 제1 레지스터 내부를 설명하는 도면이다.

Claims (18)

  1. 아날로그 신호들을 수신하는 N개의 포트들;
    상기 포트들 각각과 연결되고, 제1 내지 제n 선택 신호들에 각각 인에이블되는 N개의 먹스들; 및
    상기 먹스들과 연결되고, 상기 먹스와 연결된 상기 포트로 수신되는 상기 아날로그 입력 신호를 디지털 출력 신호로 변환하는 하나의 아날로그-디지털 변환부를 구비하는 것을 특징으로 하는 멀티 포트 인터페이싱 장치.
  2. 제1항에 있어서, 제1 내지 제n 선택 신호들은
    외부 클럭 신호를 분주시키는 클럭 발생부에서 제공되는 내부 클럭 신호들의 토글에 응답하여 순차적으로 활성화되는 것을 특징으로 하는 멀티 포트 인터페이싱 장치.
  3. 제1항에 있어서, 제1 내지 제n 선택 신호들은
    외부 클럭 신호를 분주시키는 클럭 발생부에서 제공되는 내부 클럭 신호들의 조합에 의해 순차적으로 활성화되는 것을 특징으로 하는 멀티 포트 인터페이싱 장치.
  4. 아날로그 신호들을 수신하는 N개의 포트들;
    상기 포트들 각각과 연결되고, 제1 내지 제n 선택 신호들에 각각 인에이블되는 N개의 먹스들;
    상기 먹스들과 연결되고, 상기 먹스와 연결된 상기 포트로 수신되는 상기 아날로그 입력 신호를 디지털 출력 신호로 변환하는 하나의 아날로그-디지털 변환부;
    상기 아날로그-디지털 변환부와 연결되고, 상기 제1 내지 제n 선택 신호들에 각각 인에이블되는 N개의 디먹스들; 및
    상기 디먹스들 각각과 연결되고, 상기 아날로그-디지털 변환부의 상기 디지털 출력 신호를 저장하는 레지스터들을 구비하는 것을 특징으로 하는 멀티 포트 인터페이싱 장치.
  5. 제4항에 있어서, 제1 내지 제n 선택 신호들은
    외부 클럭 신호를 분주시키는 클럭 발생부에서 제공되는 내부 클럭 신호들의 토글에 응답하여 순차적으로 활성화되는 것을 특징으로 하는 멀티 포트 인터페이싱 장치.
  6. 제4항에 있어서, 제1 내지 제n 선택 신호들은
    외부 클럭 신호를 분주시키는 클럭 발생부에서 제공되는 내부 클럭 신호들의 선택적인 조합에 의해 순차적으로 활성화되는 것을 특징으로 하는 멀티 포트 인터페이싱 장치.
  7. 아날로그 신호들을 수신하는 N개의 포트들;
    제1 클럭 신호를 분주시켜 N개의 제2 클럭 신호들을 발생시키는 링 카운터;
    상기 제2 클럭 신호들을 수신하고 클럭 주기 셋팅 레지스터에 저장된 주기값대로 분주시켜 분주된 제2 클럭 신호를 발생하는 분주기들;
    상기 분주된 제2 클럭 신호에 응답하여 상기 포트들로 수신되는 아날로그 신호를 아날로그-디지털 변환부로 전송하는 N개의 먹스들;
    상기 먹스들을 통해 전달되는 상기 아날로그 신호를 디지털 신호로 변환시키는 상기 하나의 아날로그-디지털 변환부;
    상기 분주된 제2 클럭 신호에 응답하여 상기 아날로그-디지털 변환부에서 출력되는 디지털 신호를 레지스터들로 전송하는 N개의 디먹스들; 및
    상기 디먹스들을 통해 전달되는 상기 디지털 신호들을 저장하는 상기 N개의 레지스터들을 구비하는 것을 특징으로 하는 멀티 포트 인터페이싱 장치.
  8. 제7항에 있어서, 상기 클럭 주기 셋팅 레지스터는
    상기 분주기 내부에 각각 구비되는 것을 특징으로 하는 멀티 채널 인터페이싱 장치.
  9. 제7항에 있어서, 상기 멀티 포트 인터페이싱 장치는
    DMA(Direct Memory Access)를 통하여 상기 레지스터들에 저장된 상기 디지털 데이터들을 저장하는 메모리를 더 구비하는 것을 특징으로 하는 멀티 포트 인터페이싱 장치.
  10. 제7항에 있어서, 상기 레지스터들 각각은
    기입 인에이블 신호들에 선택적으로 응답하여 상기 디지털 신호를 저장하는 소정 갯수의 FIFO 레지스터들을 구비하는 것을 특징으로 하는 멀티 포트 인터페이싱 장치.
  11. 제10항에 있어서, 상기 기입 인에이블 신호는
    상기 FIFO 레지스터들에 상기 디지털 데이터들이 다 찼음을 나타내는 풀 신호와 상기 FIFO 레지스터 각각을 어드레싱하는 포인터 신호에 응답하여 발생되는 것을 특징으로 하는 멀티 포트 인터페이싱 장치.
  12. 멀티 펑션 인터페이싱 방법에 있어서,
    외부 클럭 신호를 분주시켜 내부 클럭 신호들을 발생하는 단계;
    상기 내부 클럭 신호들의 토글에 응답하여 순차적으로 제1 내지 제n 선택 신호들을 발생하는 단계;
    N개의 포트들로 아날로그 입력 신호들을 수신하는 단계;
    상기 제1 내지 제n 선택 신호들에 응답하여 선택되는 상기 포트의 상기 아날로그 입력 신호를 하나의 아날로그-디지털 변환부로 전달하는 단계;
    상기 아날로그-디지털 변환부를 통해 상기 아날로그 입력 신호를 디지털 출력 신호로 변환하는 단계; 및
    상기 제1 내지 제n 선택 신호들에 응답하여 선택되는 소정의 레지스터에 상기 디지털 출력 신호를 저장하는 단계를 구비하는 것을 특징으로 하는 멀티 펑션 인터페이싱 방법.
  13. 제12항에 있어서, 상기 제1 내지 제n 선택 신호들을 발생하는 단계는
    상기 내부 클럭 신호들을 수신하고 클럭 주기 셋팅 레지스터에 저장된 주기값대로 분주시켜 상기 제1 내지 제n 선택 신호들을 발생하는 단계인 것을 특징으로 하는 멀티 펑션 인터페이싱 방법.
  14. 제12항에 있어서, 상기 레지스터에 상기 디지털 출력 신호를 저장하는 단계는
    상기 레지스터 내부에 FIFO 레지스터들을 구비하여, 상기 FIFO 레지스터들에 상기 디지털 출력 신호들이 다 찼음을 나타내는 풀 신호와 상기 FIFO 레지스터 각각을 어드레싱하는 포인터 신호에 의해 발생되는 기입 인에이블 신호들에 선택적으로 응답하여 상기 디지털 출력 신호를 상기 FIFO 레지스터들에 저장하는 단계인 것을 특징으로 하는 멀티 펑션 인터페이싱 방법.
  15. 제12항에 있어서, 상기 멀티 펑션 인터페이싱 방법은
    상기 레지스터들에 저장된 상기 디지털 출력 신호를 DMA(Direct Memory Access)를 통하여 메모리를 저장하는 단계를 더 구비하는 것을 특징으로 하는 멀티 펑션 인터페이싱 방법.
  16. 멀티 펑션 인터페이싱 방법에 있어서,
    외부 클럭 신호를 분주시켜 내부 클럭 신호들을 발생하는 단계;
    상기 내부 클럭 신호들의 선택적인 조합에 응답하여 순차적으로 제1 내지 제n 선택 신호들을 발생하는 단계;
    N개의 포트들로 아날로그 입력 신호들을 수신하는 단계;
    상기 제1 내지 제n 선택 신호들에 응답하여 선택되는 상기 포트의 상기 아날로그 입력 신호를 하나의 아날로그-디지털 변환부로 전달하는 단계;
    상기 아날로그-디지털 변환부를 통해 상기 아날로그 입력 신호를 디지털 출력 신호로 변환하는 단계; 및
    상기 제1 내지 제n 선택 신호들에 응답하여 선택되는 소정의 레지스터에 상기 디지털 출력 신호를 저장하는 단계를 구비하는 것을 특징으로 하는 멀티 펑션 인터페이싱 방법.
  17. 제16항에 있어서, 상기 레지스터에 상기 디지털 출력 신호를 저장하는 단계는
    상기 레지스터 내부에 FIFO 레지스터들을 구비하여, 상기 FIFO 레지스터들에 상기 디지털 출력 신호들이 다 찼음을 나타내는 풀 신호와 상기 FIFO 레지스터 각각을 어드레싱하는 포인터 신호에 의해 발생되는 기입 인에이블 신호들에 선택적으로 응답하여 상기 디지털 출력 신호를 상기 FIFO 레지스터들에 저장하는 단계인 것을 특징으로 하는 멀티 펑션 인터페이싱 방법.
  18. 제16항에 있어서, 상기 멀티 펑션 인터페이싱 방법은
    상기 레지스터들에 저장된 상기 디지털 출력 신호를 DMA(Direct Memory Access)를 통하여 메모리를 저장하는 단계를 더 구비하는 것을 특징으로 하는 멀티 펑션 인터페이싱 방법.
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