JP4615915B2 - 一つのａ／ｄ変換器を使用するマルチポートインターフェース装置及びマルチファンクションインターフェース方法 - Google Patents

Description

本発明は半導体集積回路に係り、特に一つのＡ／Ｄ（アナログ・トゥ・デジタル）変換器を使用するマルチポートインターフェース装置及びマルチファンクションインターフェース方法に関する。

一般的に、外部アナログ入力信号を受け入れるためにチップ内部にＡ／Ｄ変換部を設けて、アナログ信号をデジタル信号に変換する。集積回路の特性によって多数の外部デバイスと連結されるマルチポートインターフェース装置の場合、それぞれの外部デバイスと連結されるポートごとにＡ／Ｄ変換部を配置して外部アナログ信号を増幅かつサンプリングしてデジタル信号に変換する。単純にアナログ信号をデジタル信号に変換するために一つの集積回路内に多数のＡ／Ｄ変換部を配置することは、集積回路チップの面積を大きくしてコストアップとなり、チップ収率側面で競争力のない短所を誘発する。

マルチポートインターフェース装置内に一つのＡ／Ｄ変換部を設けてアナログ信号のデジタル信号への変換動作を行えるならば、集積回路の性能及びコスト面で競争力を持つことになる。したがって、一つのＡ／Ｄ変換部を持つマルチポートインターフェース装置の存在が必要である。

本発明の目的は、一つのＡ／Ｄ変換部を持つＡ／Ｄインターフェース装置を提供するところにある。
本発明の他の目的は、多数のＡ／Ｄインターフェース方法を提供するところにある。

前記目的を達成するために、本発明の一面によるＡ／Ｄインターフェース装置は、多数のクロック信号を入力し、入力したそれぞれのクロック信号を予め記憶された周期値で分周した多数の第２クロック信号を出力する多数の分周部と、多数のアナログ信号を受信し、前記多数の第２クロック信号に応答して前記アナログ信号のうちいずれか一つを選択的に出力する入力選択部と、入力選択部から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、を含む。

望ましくは、前記Ａ／Ｄインターフェース装置は、多数のアナログ信号をそれぞれ入力選択部に提供する多数のポートをさらに含み、入力選択部は、クロック発生部により発生するクロック信号に順次応答して多数のアナログ信号を出力する。クロック発生部は、多数のクロック信号を発生させるために外部クロック信号を２倍ずつ分周するか、または外部クロック信号のパルスを取る。

また、Ａ／Ｄインターフェース装置は、多数のレジスターと、Ａ／Ｄ変換部から出力される各デジタル信号を受信し、クロック信号に応答して多数のレジスターのうちいずれか一つにデジタル信号を選択的に発送する出力選択部と、をさらに含む。多数のレジスターそれぞれは多数のＦＩＦＯレジスターを含む。

前記他の目的を達成するために、本発明のＡ／Ｄインターフェース方法は、多数のクロック信号を入力し、入力したそれぞれのクロック信号を予め記憶された周期値で分周した多数の第２クロック信号を出力する段階と、多数のアナログ信号を受信する段階と、前記多数の第２クロック信号に応答して前記多数のアナログ信号のうち一つを選択的に出力する段階と、選択されたアナログ信号をデジタル信号に変換する段階と、クロック信号に応答してデジタル信号を多数のレジスターのうちいずれか一つに選択的に出力する段階と、を含む。

本発明によれば、Ａ／Ｄインターフェース装置内に一つのＡ／Ｄ変換部を設けて、多数のポートに受信されるアナログ信号を選択的にデジタル出力信号に変換して該当レジスターに保存するために、従来のポートごとにＡ／Ｄ変換部を具備する必要がない。そして、多様に設定されるクロック周期によって各ポートに入力されるアナログ信号をデジタル信号に変換するマルチファンクション機能が可能である。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

図１は、本発明の第１実施例によるマルチポートインターフェース装置を説明する図面である。これを参照すれば、マルチポートインターフェース装置１００は多数のポートＰＯＲＴ１，ＰＯＲＴ２，・・・，ＰＯＲＴｎ、ＭＵＸ部１２０、一つのＡ／Ｄ変換部１３０、ＤＥＭＵＸ部１４０、多数のレジスターＲＥＧＩＳＴＥＲ１，ＲＥＧＩＳＴＥＲ２，・・・，ＲＥＧＩＳＴＥＲｎ、そしてクロック発生部１６０を含む。

それぞれのポートＰＯＲＴ１，ＰＯＲＴ２，・・・，ＰＯＲＴｎはそれぞれのＭＵＸ ＭＬＧ１，ＭＬＧ２，・・・，ＭＬＧｎと連結される。ＭＵＸ ＭＬＧ１，ＭＬＧ２，・・・，ＭＬＧｎは第１ないし第ｎ選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，・・・，ＳＥＬｎにそれぞれ応答して一つのポートＰＯＲＴ１，ＰＯＲＴ２，・・・，ＰＯＲＴｎを選択し、選択されたポートＰＯＲＴ１，ＰＯＲＴ２，・・・，ＰＯＲＴｎに入力されるアナログ信号をＡ／Ｄ変換部１３０に伝達する。

Ａ／Ｄ変換部１３０は、受信されるアナログ信号Ａ＿ＩＮをデジタル信号に変換させてｍビットのデジタル出力信号Ｄ＿ＯＵＴとして発生させる。Ａ／Ｄ変換部１３０のデジタル出力信号Ｄ＿ＯＵＴはＤＥＭＵＸ ＤＭＬＧ１，ＤＭＬＧ２，・・・，ＤＭＬＧｎに提供される。ＤＥＭＵＸ ＤＭＬＧ１，ＤＭＬＧ２，・・・，ＤＭＬＧｎは第１ないし第ｎ選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，・・・ＳＥＬｎに応答して選択される一つのレジスターＲＥＧＩＳＴＥＲ１，ＲＥＧＩＳＴＥＲ２，・・・，ＲＥＧＩＳＴＥＲｎにデジタル出力信号Ｄ＿ＯＵＴを伝達する。それぞれのレジスターＲＥＧＩＳＴＥＲ１，ＲＥＧＩＳＴＥＲ２，・・・，ＲＥＧＩＳＴＥＲｎはｍビットのデジタル出力信号Ｄ＿ＯＵＴを保存する。

クロック発生部１６０は外部クロック信号ＣＬＫを受信し、それを分周して所定の内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，・・・，ＣＬＫｎを発生させる。内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，・・・，ＣＬＫｎはＭＵＸ ＭＬＧ１，ＭＬＧ２，・・・，ＭＬＧｎおよびＤＥＭＵＸ ＤＭＬＧ１，ＤＭＬＧ２，・・・，ＤＭＬＧｎに提供されて第１ないし第ｎ選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，・・・，ＳＥＬｎを発生させる。

第１ないし第ｎ選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，・・・，ＳＥＬｎが内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，・・・，ＣＬＫｎから発生するタイミングが図２及び図３に図示されている。

図２を参照すれば、外部クロック信号ＣＬＫを１分周して第１内部クロック信号ＣＬＫ１が、外部クロック信号ＣＬＫを２分周して第２内部クロック信号ＣＬＫ２が、外部クロック信号ＣＬＫを３分周して第３内部クロック信号が、そして外部クロック信号ＣＬＫをｎ分周して第ｎ内部クロック信号ＣＬＫｎ（図示せず）が発生する。第１ないし第ｎ内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，・・・，ＣＬＫｎのトグル順序によって第１ないし第ｎ選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，・・・，ＳＥＬｎが順次活性化される。

第１ないし第ｎ選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，・・・，ＳＥＬｎが順次発生する動作は周期的に反復される。すなわち、第１サイクルＣＹＣ＃１の間に１ないし第ｎ選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，・・・，ＳＥＬｎが順次活性化された後、第２サイクルＣＹＣ＃２の間にも第１ないし第ｎ選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，・・・，ＳＥＬｎが順次活性化される。これはポートＰＯＲＴ１，ＰＯＲＴ２，・・・，ＰＯＲＴｎと連結されるＭＵＸ ＭＬＧ１，ＭＬＧ２，・・・，ＭＬＧｎ（図１）を順次イネーブルさせてポートＰＯＲＴ１，ＰＯＲＴ２，・・・，ＰＯＲＴｎに入力されるアナログ信号を順次Ａ／Ｄ変換部１３０（図１）に入力するということを意味する。

図３を参照すれば、図２と同様に、外部クロック信号ＣＬＫを分周して第１ないし第ｎ内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，・・・，ＣＬＫｎが発生する。それら内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，・・・，ＣＬＫｎを組合わせて第１ないし第ｎ選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，・・・，ＳＥＬｎが活性化される。すなわち、第１選択信号ＳＥＬ１は第１内部クロック信号ＣＬＫ１および第２内部クロック信号ＣＬＫ２が発生する区間で活性化され、第２選択信号ＳＥＬ２は第３内部クロック信号ＣＬＫ３および第４内部クロック信号ＣＬＫ４が発生する区間で活性化され、そして、第ｎ選択信号ＳＥＬｎは第ｎ−１内部クロック信号ＣＬＫｎ−１および第ｎ内部クロック信号ＣＬＫｎが発生する区間で活性化される。

そして、このように活性化される第１ないし第ｎ選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，・・・，ＳＥＬｎは所定のサイクルＣＹＣ＃１、ＣＹＣ＃２周期を持って反復的に活性化される。それにより、ポートＰＯＲＴ１，ＰＯＲＴ２，・・・，ＰＯＲＴｎに入力されるアナログ信号を順次にＡ／Ｄ変換部１３０（図１）に入力する。

一方、第１及び第ｎ内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，・・・，ＣＬＫｎはＤＥＭＵＸ ＤＭＬＧ１，ＤＭＬＧ２，・・・，ＤＭＬＧｎにも提供され、ＭＵＸ ＭＬＧ１，ＭＬＧ２，・・・，ＭＬＧｎをイネーブルさせる同じ方式で第１ないし第ｎ選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，・・・，ＳＥＬｎが発生してＤＥＭＵＸ ＤＭＬＧ１，ＤＭＬＧ２，・・・，ＤＭＬＧｎをイネーブルさせる。第１ないし第ｎ選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，・・・，ＳＥＬｎにより選択的にイネーブルされるＤＥＭＵＸ ＤＭＬＧ１，ＤＭＬＧ２，・・・，ＤＭＬＧｎは該当ＤＥＭＵＸ ＤＭＬＧ１，ＤＭＬＧ２，・・・，ＤＭＬＧｎと連結されるレジスターＲＥＧＩＳＴＥＲ１，ＲＥＧＩＳＴＥＲ２，・・・，ＲＥＧＩＳＴＥＲｎにＡ／Ｄ変化部１３０のデジタル出力信号Ｄ＿ＯＵＴを伝達する。

本発明のマルチポートインターフェース装置１００（図１）は、内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，・・・，ＣＬＫｎに応答して選択的に発生する、例えば、第１選択信号ＳＥＬ１により第１ＭＵＸ ＭＬＧ１および第１ＤＥＭＵＸ ＤＭＬＧ１がイネーブルされる。第１ＭＵＸ ＭＬＧ１と連結された第１ポートＰＯＲＴ１を通じて受信されるアナログ信号Ａ＿ＩＮはＡ／Ｄ変換部１３０でデジタル出力信号Ｄ＿ＯＵＴに変換され、デジタル出力信号Ｄ＿ＯＵＴは第１ＤＥＭＵＸ ＤＭＬＧ１を通じて第１ＤＥＭＵＸ ＤＭＬＧ１と連結された第１レジスターＲＥＧＩＳＴＥＲ１に保存される。

したがって、本発明のマルチポートインターフェース装置１００は一つのＡ／Ｄ変換部１３０を設けて、多数のポートＰＯＲＴ１，ＰＯＲＴ２，・・・，ＰＯＲＴｎに受信されるアナログ信号を選択的にデジタル出力信号に変換して該当レジスターＲＥＧＩＳＴＥＲ１，ＲＥＧＩＳＴＥＲ２，・・・，ＲＥＧＩＳＴＥＲｎに保存する。

図４は、本発明の第２実施例によるマルチポートインターフェース装置を説明する図面である。これを参照すれば、マルチポートインターフェース装置４００はポート４１１ないし４１６、アナログＭＵＸ部４２０、Ａ／Ｄ変換部４３０、デジタルＤＥＭＵＸ部４４０、レジスター４５１ないし４５６、ｎビットリング・カウンタ４６０、そしてｍビット分周器４７０を含む。

各ポート４１１、４１２、４１３、４１４、４１５、４１６に入力されるアナログ信号がアナログＭＵＸ部４２０を通じてＡ／Ｄ変換部４３０に提供される。アナログＭＵＸ部４２０はｍビット分周器４７０で提供される分周された第２クロック信号ＣＬＫ２’［０］，ＣＬＫ２’［１］，・・・、ＣＬＫ２’［ｍ−１］に応答して各ポート４１１、４１２、４１３、４１４、４１５、４１６に入力されるアナログ信号を選択的にＡ／Ｄ変換部４３０に伝達する。

Ａ／Ｄ変換部４３０はアナログＭＵＸ部４２０を通じて伝えられるアナログ信号を第１クロック信号ＣＬＫ１に応答してデジタル信号に変換する。デジタルＤＥＭＵＸ部４４０は分周された第２クロック信号ＣＬＫ２’［０］，ＣＬＫ２’［１］，・・・，ＣＬＫ２’［ｍ−１］に応答してＡ／Ｄ変換部４３０から出力されるデジタル信号をそれぞれのレジスター４５１、４５２、４５３、４５４、４５５に伝達する。

ｎ−ビットリング・カウンタ４６０は第１クロック信号ＣＬＫ１を受信して第２クロック信号ＣＬＫ２［０］，ＣＬＫ２［１］，・・・，ＣＬＫ２［ｍ−１］を発生させるが、第２クロック信号ＣＬＫ２［０］，ＣＬＫ２［１］，・・・，ＣＬＫ２［ｍ−１］は各ポート４１１、４１２、４１３、４１４、４１５、４１６に入力されるアナログ信号をアナログデジタル変換部４３０に伝達するための選択信号として使われる。

ｍビット分周器４７０は、その内部のクロック周期セットレジスター（図示せず）にセットされた周期値通りに第２クロック信号ＣＬＫ２［０］，ＣＬＫ２［１］，・・・，ＣＬＫ２［ｍ−１］を分周して分周された第２クロック信号ＣＬＫ２’［０］，ＣＬＫ２’［１］，・・・，ＣＬＫ２’［ｍ−１］を発生させる。

クロック周期セットレジスター（図示せず）による第２クロック信号ＣＬＫ２［０］，ＣＬＫ２［１］，・・・，ＣＬＫ２［ｍ−１］と分周された第２クロック信号ＣＬＫ２’［０］，ＣＬＫ２’［１］，・・・，ＣＬＫ２’［ｍ−１］とのタイミング関係は図５に図示されている。これを参照すれば、第１クロック信号ＣＬＫ１から順次にＣＬＫ２［０］クロック信号、ＣＬＫ２［１］クロック信号、・・・、ＣＬＫ２［ｍ−１］クロック信号が発生する。ＣＬＫ２’［０］クロック信号はＣＬＫ２［０］クロック信号を２分周して、そしてＣＬＫ２’［１］クロック信号はＣＬＫ２［１］クロック信号を３分周してそれぞれ発生する。ＣＬＫ２’［ｍ−１］クロック信号はＣＬＫ２［ｍ−１］クロック信号そのままで発生する。すなわち、第１ｍビット分周器４７０にはＣＬＫ２［０］クロック信号を２分周したクロック周期が設定され、第２ｍビット分周器４７０にはＣＬＫ２［１］クロック信号を３分周したクロック周期が設定され、そして第ｍｍビット分周器４７０にはＣＬＫ２［ｍ−１］クロック信号を１分周したクロック周期が設定される。

したがって、本実施例のマルチチャンネルインターフェース装置は、ｍビット分周器４７０に設定されたクロック周期によって各ポート４１１、４１２、４１３、４１４、４１５、４１６に入力されるアナログ信号をデジタル信号に変換し、その変換されたデジタル信号を各レジスター４５１、４５２、４５３、４５４、４５５、４５６に保存する。

図６は、図４の第１レジスター４５１に保存されたデータがＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）６１０を経て割り当てられたメモリ６２０に保存されるマルチチャンネルインターフェース装置４００（図４）の拡張された概念を説明する図面である。第１レジスター４５１は代表的に図示されたものであって、第２ないし第６レジスター４５２、４５３、４５４、４５５、４５６に保存されたデータもＤＭＡ ６１０を経て割り当てられたメモリ６２０に保存される。

図７は、アナログデジタル変換部４３０（図４）で処理されたデジタルデータが保存されるレジスターの内部構造を説明する図面であって、代表的に第１レジスター４５１が図示される。これを参照すれば、第１レジスター４５１はｎ個のＦＩＦＯレジスターＦＩＦＯ１，ＦＩＦＯ２，・・・，ＦＩＦＯｎで構成され、各ＦＩＦＯレジスターＦＩＦＯ１，ＦＩＦＯ２，・・・，ＦＩＦＯｎは書込みイネーブル信号ＷＲ＿Ｅ［ｎ−１：０］にそれぞれ応答してアナログデジタル変換部４３０（図４）で処理されたデジタルデータを保存する。書込みイネーブル信号ＷＲ＿Ｅ［ｎ−１：０］はフル信号ＦＵＬＬおよび各ＦＩＦＯレジスターＦＩＦＯ１，ＦＩＦＯ２，・・・，ＦＩＦＯｎのポインタ信号ＦＩＦＯ＿ＷＲ＿ＰＯＩＮＴＥＲ［ｎ−１：０］に応答してロジック回路部Ｌ１，Ｌ２，・・・，Ｌｎを通じて発生する。

このような第１レジスター部４５１の動作は次の通りである。まず、あらゆるＦＩＦＯレジスターＦＩＦＯ１，ＦＩＦＯ２，・・・，ＦＩＦＯｎにデジタルデータが保存されれば、フル信号ＦＵＬＬはロジックハイレベルになり、書込みイネーブル信号ＷＲ＿Ｅ［ｎ−１：０］はロジックローレベルにディセーブルされる。この後、ＦＩＦＯレジスターＦＩＦＯ１，ＦＩＦＯ２，・・・，ＦＩＦＯｎのうちいずれか一つのＦＩＦＯレジスターＦＩＦＯ１，ＦＩＦＯ２，・・・，ＦＩＦＯｎに保存された値が読取られて空になればフル信号ＦＵＬＬはロジックローレベルになり、該当ＦＩＦＯレジスターＦＩＦＯ１，ＦＩＦＯ２，・・・，ＦＩＦＯｎのポインタ信号ＦＩＦＯ＿ＷＲ＿ＰＯＩＮＴＥＲ［ｎ−１：０］がロジックハイレベルになる。ロジックハイレベルのポインタ信号ＦＩＦＯ＿ＷＲ＿ＰＯＩＮＴＥＲ［ｎ−１：０］は書込み可能であることを示すものであって、該当ＦＩＦＯレジスターＦＩＦＯ１，ＦＩＦＯ２，・・・，ＦＩＦＯｎの書込みイネーブル信号ＷＲ＿Ｅ［ｎ−１：０］をロジックハイレベルにイネーブルさせる。それにより空になったＦＩＦＯレジスターＦＩＦＯ１，ＦＩＦＯ２，・・・，ＦＩＦＯｎにアナログデジタル変換部４３０（図４）で処理されたデジタルデータが保存される。

本発明は図面に図示された一実施例を参考として説明されたが、これは例示的なものに過ぎず、本技術分野の当業者ならばこれより多様な変形及び均等な他の実施例が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。

本発明のＡ／Ｄインターフェース装置は、一つのＡ／Ｄ変換部を使用して多数のアナログ信号を受信してデジタル信号に変換するのに適用される。

本発明の一実施例によるマルチポートインターフェース装置を説明する図面である。 図１の選択信号を発生させるタイミングを説明する一例の図面である。 図１の選択信号を発生させるタイミングを説明する他の例の図面である。 本発明の第２実施例によるマルチポートインターフェース装置を説明する図面である。 図４の第１及び第２クロック信号のタイミングダイヤグラムを説明する図面である。 図４のレジスターのうち代表的に図４の第１レジスターと連結されるＤＭＡ及びメモリを説明する図面である。 図４のレジスターのうち代表的に図４の第１レジスター内部を説明する図面である。

符号の説明

１００ マルチポートインターフェース装置
１２０ ＭＵＸ部
１３０ Ａ／Ｄ変換部
１４０ ＤＥＭＵＸ部
１６０ クロック発生部
ＰＯＲＴ１，ＰＯＲＴ２，・・・，ＰＯＲＴｎ ポート
ＲＥＧＩＳＴＥＲ１，ＲＥＧＩＳＴＥＲ２，・・・，ＲＥＧＩＳＴＥＲｎ レジスター

Claims (17)

1. 多数のクロック信号を入力し、入力したそれぞれのクロック信号を予め記憶された周期値で分周した多数の第２クロック信号を出力する多数の分周部と、
   多数のアナログ信号を受信し、前記多数の第２クロック信号に応答して前記アナログ信号のうちいずれか一つを選択的に出力する入力選択部と、
   前記入力選択部から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、を具備することを特徴とするＡ／Ｄインターフェース装置。
2. 前記Ａ／Ｄインターフェース装置は、
   前記多数のアナログ信号をそれぞれ前記入力選択部に提供する多数のポートをさらに具備することを特徴とする請求項１に記載のＡ／Ｄインターフェース装置。
3. 前記入力選択部は、
   前記クロック信号に順次応答して前記多数のアナログ信号を出力することを特徴とする請求項２に記載のＡ／Ｄインターフェース装置。
4. 前記入力選択部は、
   前記クロック信号に順次応答して前記多数のアナログ信号を出力することを特徴とする請求項１に記載のＡ／Ｄインターフェース装置。
5. 前記多数のクロック信号は、
   ｍビットデジタルワードで表示されることを特徴とする請求項１に記載のＡ／Ｄインターフェース装置。
6. 前記入力選択部は、
   前記多数のアナログ信号のうちいずれか一つを受信し、前記多数のクロック信号に応答して前記受信されたアナログ信号を選択的に出力する多数のロジック制御ゲートで構成されることを特徴とする請求項１に記載のＡ／Ｄインターフェース装置。
7. 前記Ａ／Ｄインターフェース装置は、
   多数のレジスターと、
   前記Ａ／Ｄ変換部から出力される各デジタル信号を受信し、前記第２のクロック信号に応答して前記多数のレジスターのうちいずれか一つに前記デジタル信号を選択的に発送する出力選択部と、をさらに具備することを特徴とする請求項１に記載のＡ／Ｄインターフェース装置。
8. 前記出力選択部は、
   前記デジタル信号を順次に前記多数のレジスターに発送することを特徴とする請求項７に記載のＡ／Ｄインターフェース装置。
9. 前記入力選択部は、
   前記多数のアナログ信号のうち一つを受信し、前記多数の第２のクロック信号に応答して前記受信されたアナログ信号を前記Ａ／Ｄ変換部に選択的に出力する多数の第１ロジック制御ゲートを含み、
   前記出力選択部は、
   前記多数のレジスターのうち一つと連結され、前記Ａ／Ｄ変換部から出力された前記デジタル信号を受信し、前記第２のクロック信号に応答して前記デジタル信号を関連した前記レジスターに選択的に出力する多数の第２ロジック制御ゲートを含むことを特徴とする請求項７に記載のＡ／Ｄインターフェース装置。
10. 前記Ａ／Ｄインターフェース装置は、
    前記多数のアナログ信号のうち一つを前記入力選択部に提供する多数のポートをさらに含み、
    前記第１ロジック制御ゲートそれぞれは前記多数のポートのうち一つと連結されることを特徴とする請求項７に記載のＡ／Ｄインターフェース装置。
11. 第１および第２ロジック制御ゲートは、
    前記多数のクロック信号により順次イネーブルされ、前記ポートはレジスターのうちいずれか一つと連結されて該当レジスターに提供されたデジタル信号を出力することを特徴とする請求項１０に記載のＡ／Ｄインターフェース装置。
12. 前記出力選択部は、
    前記多数のレジスターのうち一つと連結され、前記Ａ／Ｄ変換部から出力された前記デジタル信号を受信し、前記クロック信号に応答して前記デジタル信号を関連した前記レジスターに選択的に出力する多数のロジック制御ゲートで構成されることを特徴とする請求項７に記載のＡ／Ｄインターフェース装置。
13. 前記多数のレジスターそれぞれは、
    多数のＦＩＦＯレジスターを含むことを特徴とする請求項７に記載のＡ／Ｄインターフェース装置。
14. 前記Ａ／Ｄインターフェース装置は、
    メモリと、
    前記多数のレジスターのうちいずれか一つから前記メモリにデジタル情報を伝達するメモリアクセス制御部と、をさらに具備することを特徴とする請求項７に記載のＡ／Ｄインターフェース装置。
15. 前記多数のクロック信号は、
    ｍビットデジタルワードで表示されることを特徴とする請求項７に記載のＡ／Ｄインターフェース装置。
16. 多数のクロック信号を入力し、入力したそれぞれのクロック信号を予め記憶された周期値で分周した多数の第２クロック信号を出力する段階と、
    多数のアナログ信号を受信する段階と、
    前記多数の第２クロック信号に応答して前記多数のアナログ信号のうち一つを選択的に出力する段階と、
    前記選択されたアナログ信号をデジタル信号に変換する段階と、を具備することを特徴とするＡ／Ｄインターフェース方法。
17. 前記Ａ／Ｄインターフェース方法は、
    前記クロック信号に応答して前記デジタル信号を多数のレジスターのうちいずれか一つに選択的に出力する段階をさらに具備することを特徴とする請求項１５に記載のＡ／Ｄインターフェース方法。

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