JPH0738166B2 - 多相メモリ配列の読出回路 - Google Patents
多相メモリ配列の読出回路Info
- Publication number
- JPH0738166B2 JPH0738166B2 JP3728889A JP3728889A JPH0738166B2 JP H0738166 B2 JPH0738166 B2 JP H0738166B2 JP 3728889 A JP3728889 A JP 3728889A JP 3728889 A JP3728889 A JP 3728889A JP H0738166 B2 JPH0738166 B2 JP H0738166B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- memory array
- bit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリの読出回路、特に、多相メモリ配列に
蓄積されたデータを読出す回路に関する。かかるメモリ
配列は、システム・クロックの異なる位相にて、異なる
メモリ部分にデータのシーケンシャル・バイト又はワー
ドを蓄積することにより、高速を達成する。
蓄積されたデータを読出す回路に関する。かかるメモリ
配列は、システム・クロックの異なる位相にて、異なる
メモリ部分にデータのシーケンシャル・バイト又はワー
ドを蓄積することにより、高速を達成する。
［従来の技術］ 多重メモリを用いて、メモリ・システムの書込み速度を
実質的に早くできる。かかるメモリ・システムにおい
て、高速な入力データの流れ（データ・ストリーム）
を、互いにマルチプレクッス（多重化）されたデータの
いくつかの組合わせから構成されたデータ・ストリーム
として扱う。メモリ書込回路により、この入力データ・
ストリームをデマルチプレックス（逆多重化）して、デ
ータのｎ番目のビットのみを同じメモリ部分に送る。こ
の際、任意の個々のメモリがデータを扱える速度よりも
高速に、多重メモリの組内の他のメモリに接続したビッ
トを送る。
実質的に早くできる。かかるメモリ・システムにおい
て、高速な入力データの流れ（データ・ストリーム）
を、互いにマルチプレクッス（多重化）されたデータの
いくつかの組合わせから構成されたデータ・ストリーム
として扱う。メモリ書込回路により、この入力データ・
ストリームをデマルチプレックス（逆多重化）して、デ
ータのｎ番目のビットのみを同じメモリ部分に送る。こ
の際、任意の個々のメモリがデータを扱える速度よりも
高速に、多重メモリの組内の他のメモリに接続したビッ
トを送る。
例えば、入力データ・ストリームが４ビットのデータAB
CDで構成されており、２個のメモリを用いて達成できる
最大速度を２倍にしているならば、ビットＡはメモリ１
に入り、ビットＢはメモリ２に入り、ビットＣはメモリ
１に入り、ビットＤはメモリ２に入る。
CDで構成されており、２個のメモリを用いて達成できる
最大速度を２倍にしているならば、ビットＡはメモリ１
に入り、ビットＢはメモリ２に入り、ビットＣはメモリ
１に入り、ビットＤはメモリ２に入る。
かかる多重メモリは、同じクロックの異なる位相、即
ち、異なるエッジにて動作する。よって、従来例におい
て、メモリ１は、システム・クロックの立上りエッジに
て書込む一方、メモリ２は、同じクロックの立下りエッ
ジにて書込む。代わりに、クロック及びそれに相補的な
クロックの同じエッジを用いて、両方のメモリをクロッ
ク（駆動）することもできる。
ち、異なるエッジにて動作する。よって、従来例におい
て、メモリ１は、システム・クロックの立上りエッジに
て書込む一方、メモリ２は、同じクロックの立下りエッ
ジにて書込む。代わりに、クロック及びそれに相補的な
クロックの同じエッジを用いて、両方のメモリをクロッ
ク（駆動）することもできる。
かかるシステムにおいて、両方のメモリを夫々の最高速
度又はそれに近い速度にて動作でき、このシステムの入
力端に現れるデータを、夫々のメモリの速度の倍で蓄積
できる。２個のメモリが交互に入力データ・ストリーム
を受ける例では、メモリ・システムの速度は、全体とし
て、夫々のメモリ自体の速度の２倍になる。
度又はそれに近い速度にて動作でき、このシステムの入
力端に現れるデータを、夫々のメモリの速度の倍で蓄積
できる。２個のメモリが交互に入力データ・ストリーム
を受ける例では、メモリ・システムの速度は、全体とし
て、夫々のメモリ自体の速度の２倍になる。
［発明が解決しようとする課題］ データがこれら別のメモリに対してデマルチプレックス
されると、意味のある読出しを行うには、このデータを
互いにマルチプレックスしなければならない。ある環境
においては、書込速度と同様の読出速度も最大にする必
要がある。本発明を用いる如きアプリケーションにおい
ては、読戻しライン数を最少にするが、読戻しを行う時
間は、最も重要な説明目標ではない。
されると、意味のある読出しを行うには、このデータを
互いにマルチプレックスしなければならない。ある環境
においては、書込速度と同様の読出速度も最大にする必
要がある。本発明を用いる如きアプリケーションにおい
ては、読戻しライン数を最少にするが、読戻しを行う時
間は、最も重要な説明目標ではない。
本発明の目的は、構成が簡単な多相メモリ配列の読出回
路を提供することである。
路を提供することである。
［課題を解決するための手段及び作用］ 本発明は、複数ビットの並列入力データが異なる位相で
書き込まれる複数のメモリ部分を有する多相メモリ配列
の内容を読出す多相メモリ配列の読出回路を提供する。
この読出回路では、複数のメモリ部分の各々にマルチプ
レクサを設け、択一的に供給されるイネーブル信号に応
じて、上記メモリ部分から読み出した並列データを直列
データに変換して出力する。これら複数のマルチプレク
サの出力端にゲート回路を接続し、択一的にイネーブル
信号を受けた上記マルチプレクサからの直列データのみ
を通過させる。このゲート回路の直列出力データを並列
出力データに変換するデマルチプレクサを設ける。これ
らマルチプレクサ及びデマルチプレクサを制御する制御
器を設けている。
書き込まれる複数のメモリ部分を有する多相メモリ配列
の内容を読出す多相メモリ配列の読出回路を提供する。
この読出回路では、複数のメモリ部分の各々にマルチプ
レクサを設け、択一的に供給されるイネーブル信号に応
じて、上記メモリ部分から読み出した並列データを直列
データに変換して出力する。これら複数のマルチプレク
サの出力端にゲート回路を接続し、択一的にイネーブル
信号を受けた上記マルチプレクサからの直列データのみ
を通過させる。このゲート回路の直列出力データを並列
出力データに変換するデマルチプレクサを設ける。これ
らマルチプレクサ及びデマルチプレクサを制御する制御
器を設けている。
以上の構成の多相メモリ配列の読出回路では、ゲート回
路からデマルチプレクサまでの信号線は１本のみで良
く、構成が格段に簡単化される。また、ゲート回路は何
等制御する必要がない。
路からデマルチプレクサまでの信号線は１本のみで良
く、構成が格段に簡単化される。また、ゲート回路は何
等制御する必要がない。
［実施例］ 第１図は、本発明の好適な実施例のブロック図である。
８本のデータ入力ライン及び13本のRAMアドレス・ライ
ンを、位相１〜位相８の８個のメモリ部分10の各々に並
列接続する。メモリ・クロックの８つの位相（図示せ
ず）は、８個のメモリ部分10の夫々の８入力フリップ・
フロップ（Ｆ−Ｆ）20へ、入力データを順次高速にクロ
ックする（取り込む）。なお、メモリ部分10の内部は、
位相１メモリ部分のみを代表的に示しているが、他のメ
モリ部分も同じである。データ入力速度は、個々のメモ
リ書込みサイクルの８倍の速度まで可能である。８相ク
ロックの連続した位相により、データ入力ラインに順次
到達するバイト（８ビット）を、この配列内の順次隣接
したメモリ部分10にクロックする。そして、データ入力
ラインを介してメモリ配列にデータが到達すると、入力
ストリームの他のデータの７バイトにより、特定のメモ
リ部分内の連続したアドレスに蓄積されたデータを各バ
イト毎に分離する。
８本のデータ入力ライン及び13本のRAMアドレス・ライ
ンを、位相１〜位相８の８個のメモリ部分10の各々に並
列接続する。メモリ・クロックの８つの位相（図示せ
ず）は、８個のメモリ部分10の夫々の８入力フリップ・
フロップ（Ｆ−Ｆ）20へ、入力データを順次高速にクロ
ックする（取り込む）。なお、メモリ部分10の内部は、
位相１メモリ部分のみを代表的に示しているが、他のメ
モリ部分も同じである。データ入力速度は、個々のメモ
リ書込みサイクルの８倍の速度まで可能である。８相ク
ロックの連続した位相により、データ入力ラインに順次
到達するバイト（８ビット）を、この配列内の順次隣接
したメモリ部分10にクロックする。そして、データ入力
ラインを介してメモリ配列にデータが到達すると、入力
ストリームの他のデータの７バイトにより、特定のメモ
リ部分内の連続したアドレスに蓄積されたデータを各バ
イト毎に分離する。
第２図は、第１図の動作を説明するタイミング図であ
る。各RAMアドレスに対して、RAMアドレス・ラインによ
り、総てのメモリ部分を一度にイネーブルして、同時に
データを出力させる。出力において、入力データ・スト
リームを再構成するために、ステート・マシンである読
戻し制御器30は、ビット・マルチプレクサ（MUX）40を
イネーブルする信号MUX EN1〜EN8を用いて、メモリ部
分10の各々の出力を順次イネーブルする。第２図では、
これらイネーブル信号の内の２つであるMUX EN Ｎ及
びMUX EN Ｅ＋１のみを示している。
る。各RAMアドレスに対して、RAMアドレス・ラインによ
り、総てのメモリ部分を一度にイネーブルして、同時に
データを出力させる。出力において、入力データ・スト
リームを再構成するために、ステート・マシンである読
戻し制御器30は、ビット・マルチプレクサ（MUX）40を
イネーブルする信号MUX EN1〜EN8を用いて、メモリ部
分10の各々の出力を順次イネーブルする。第２図では、
これらイネーブル信号の内の２つであるMUX EN Ｎ及
びMUX EN Ｅ＋１のみを示している。
特定のメモリ部分10のビットMUX40がイネーブルされる
と、他の総てはディスエーブルされ、それらの出力が
「高」に維持される。例えば、第２図において、MUX E
N Ｎが「低」ならば、他の総てのMUX ENライン、ここ
ではMUX EN Ｎ＋１は「高」である。特定のメモリ部
分10の出力がイネーブルされる間、読戻し制御器30は、
MUX選択信号S0、S1及びS2を用い、そのメモリ部分内の
ビットMUX40に、メモリ部分の現在のアドレスに蓄積さ
れたデータ・バイトの各ビットを順次選択して、出力さ
せる。
と、他の総てはディスエーブルされ、それらの出力が
「高」に維持される。例えば、第２図において、MUX E
N Ｎが「低」ならば、他の総てのMUX ENライン、ここ
ではMUX EN Ｎ＋１は「高」である。特定のメモリ部
分10の出力がイネーブルされる間、読戻し制御器30は、
MUX選択信号S0、S1及びS2を用い、そのメモリ部分内の
ビットMUX40に、メモリ部分の現在のアドレスに蓄積さ
れたデータ・バイトの各ビットを順次選択して、出力さ
せる。
第１図において、ナンド・ゲートであるメモリMUXゲー
ト50は、実際には、マルチプレクサとして動作し、一度
に１つの部分からのデータを単に通過させる。他の総て
のビットMUXの出力が「高」になると、これらMUXはイネ
ーブルされないので、ビットMUX40の真のデータ出力
は、「低」になる。よって、ナンド・ゲートであるメモ
リMUXゲート50の出力端に、メモリのデータ・ビットが
「低」信号として現れない間、このナンド・ゲート50は
出力端には、メモリ・ビットの真が「高」信号として現
れる。ビットMUX40からのメモリ・ビットの真が「高」
のとき、メモリMUXゲート50に、ナンド・ゲートの代わ
りにオア・ゲートを用いて、同じ技術を容易に実現でき
る点に留意されたい。
ト50は、実際には、マルチプレクサとして動作し、一度
に１つの部分からのデータを単に通過させる。他の総て
のビットMUXの出力が「高」になると、これらMUXはイネ
ーブルされないので、ビットMUX40の真のデータ出力
は、「低」になる。よって、ナンド・ゲートであるメモ
リMUXゲート50の出力端に、メモリのデータ・ビットが
「低」信号として現れない間、このナンド・ゲート50は
出力端には、メモリ・ビットの真が「高」信号として現
れる。ビットMUX40からのメモリ・ビットの真が「高」
のとき、メモリMUXゲート50に、ナンド・ゲートの代わ
りにオア・ゲートを用いて、同じ技術を容易に実現でき
る点に留意されたい。
再び、第１及び第２図を参照する。マルチプレクッスの
これら２つのレベルを調整することにより、読戻し制御
器30は、ビットMUX出力の総ての位相のナンドした和
（第２図に示さず）であるデータ・ビットの直列ストリ
ームが、８ビット・シフト・レジスタであるデマルチプ
レクサ（DE−MUX）60の入力端に達するようにする。各
メモリ部分10からのビットが順番にシフト・レジスタ60
に達すると、読戻し制御器30からのSRクロックは、シフ
ト・レジスタ60により、ビットをシフトさせる。そし
て、外部回路（図示せず）により、これら直列ビット
を、読戻し用の並列読戻しバイトに変換する。データの
各バイトの出力基準ができた後、読戻し制御器30は、MU
X EN Ｎを「高」にすることにより、メモリ部分10用
のビットMUX40をディスエーブルする。この期間中、読
戻し制御器30は、SRクロック信号を止めて、読戻しバイ
トが読み出されたとの指示を待つ。かかる指示を受ける
と、読戻し制御器30は、MUX EN Ｎ＋１を介して、次
のメモリ部分10からの経路をイネーブルする。
これら２つのレベルを調整することにより、読戻し制御
器30は、ビットMUX出力の総ての位相のナンドした和
（第２図に示さず）であるデータ・ビットの直列ストリ
ームが、８ビット・シフト・レジスタであるデマルチプ
レクサ（DE−MUX）60の入力端に達するようにする。各
メモリ部分10からのビットが順番にシフト・レジスタ60
に達すると、読戻し制御器30からのSRクロックは、シフ
ト・レジスタ60により、ビットをシフトさせる。そし
て、外部回路（図示せず）により、これら直列ビット
を、読戻し用の並列読戻しバイトに変換する。データの
各バイトの出力基準ができた後、読戻し制御器30は、MU
X EN Ｎを「高」にすることにより、メモリ部分10用
のビットMUX40をディスエーブルする。この期間中、読
戻し制御器30は、SRクロック信号を止めて、読戻しバイ
トが読み出されたとの指示を待つ。かかる指示を受ける
と、読戻し制御器30は、MUX EN Ｎ＋１を介して、次
のメモリ部分10からの経路をイネーブルする。
現在のRAMアドレスの各メモリ部分10が、上述の方法で
読み戻された後、RAMアドレスを変更する。そして、RAM
アドレス出力が新たなアドレスにて安定しているとき、
全体の処理を繰返す。
読み戻された後、RAMアドレスを変更する。そして、RAM
アドレス出力が新たなアドレスにて安定しているとき、
全体の処理を繰返す。
［発明の効果］ 本発明の多相メモリ配列の読出回路は、複数のメモリ配
列の各々にマルチプレクサを設け、択一的にイネーブル
して並列データを直列データに変換し、その直列データ
のみがゲート回路を通過するので、選択制御信号を供給
することなくゲート回路に選択動作を実行させることが
可能であり、構成が簡単となる。また、ゲート回路の出
力端からデマルチプレクサまでの信号線は直列データを
伝送する１本のみなので、特に、メモリ装置から離れた
場所に設置された信号解析装置等にデータを転送する場
合に、信号線が１本のみのケーブルで接続可能となり、
構成が格段に簡単となる。
列の各々にマルチプレクサを設け、択一的にイネーブル
して並列データを直列データに変換し、その直列データ
のみがゲート回路を通過するので、選択制御信号を供給
することなくゲート回路に選択動作を実行させることが
可能であり、構成が簡単となる。また、ゲート回路の出
力端からデマルチプレクサまでの信号線は直列データを
伝送する１本のみなので、特に、メモリ装置から離れた
場所に設置された信号解析装置等にデータを転送する場
合に、信号線が１本のみのケーブルで接続可能となり、
構成が格段に簡単となる。
第１図は本発明の好適な実施例のブロック図、第２図は
第１図の動作を説明するタイミング図である。 10:メモリ部分 30:制御器 40:マルチプレクサ 50:ゲート回路 60:デマルチプレクサ
第１図の動作を説明するタイミング図である。 10:メモリ部分 30:制御器 40:マルチプレクサ 50:ゲート回路 60:デマルチプレクサ
Claims (1)
- 【請求項１】複数ビットの並列入力データが異なる位相
で書き込まれる複数のメモリ部分を有する多相メモリ配
列の内容を読出す回路において、 上記複数のメモリ部分の各々に設けられ、択一的にイネ
ーブル信号を受けて、上記メモリ部分から読み出した並
列データを直列データに変換して出力する複数のマルチ
プレクサと、 該複数のマルチプレクサの出力端に接続され、上記択一
的にイネーブル信号を受けた上記マルチプレクサからの
直列データのみを通過させるゲート回路と、 該ゲート回路の直列出力データを並列出力データに変換
するデマルチプレクサと、 上記マルチプレクサ及びデマルチプレクサを制御する制
御器とを具えた多相メモリ配列の読出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US156492 | 1988-02-16 | ||
| US07/156,492 US4903240A (en) | 1988-02-16 | 1988-02-16 | Readout circuit and method for multiphase memory array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01251383A JPH01251383A (ja) | 1989-10-06 |
| JPH0738166B2 true JPH0738166B2 (ja) | 1995-04-26 |
Family
ID=22559800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3728889A Expired - Lifetime JPH0738166B2 (ja) | 1988-02-16 | 1989-02-16 | 多相メモリ配列の読出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4903240A (ja) |
| JP (1) | JPH0738166B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03152794A (ja) * | 1989-11-09 | 1991-06-28 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5276808A (en) * | 1991-02-04 | 1994-01-04 | International Business Machines Corporation | Data storage buffer system and method |
| EP0522186B1 (en) * | 1991-07-06 | 1996-10-23 | International Business Machines Corporation | Multiplexer |
| US5289377A (en) * | 1991-08-12 | 1994-02-22 | Trw Inc. | Fault-tolerant solid-state flight data recorder |
| US5526286A (en) * | 1994-02-16 | 1996-06-11 | Tektronix, Inc. | Oversampled logic analyzer |
| US5579263A (en) * | 1994-12-22 | 1996-11-26 | Sgs-Thomson Microelectronics, Inc. | Post-fabrication selectable registered and non-registered memory |
| JP4612139B2 (ja) * | 2000-02-08 | 2011-01-12 | 富士通セミコンダクター株式会社 | 入力回路及びその入力回路を利用する半導体装置 |
| KR100763378B1 (ko) * | 2001-07-27 | 2007-10-05 | 엘지전자 주식회사 | 다수의 안테나를 이용한 신호 송수신 방법 및 이를 위한시스템 |
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| US8115512B1 (en) * | 2009-01-31 | 2012-02-14 | Xilinx, Inc. | Method and apparatus for dynamically aligning high-speed signals in an integrated circuit |
| US8448010B2 (en) * | 2009-09-30 | 2013-05-21 | Intel Corporation | Increasing memory bandwidth in processor-based systems |
| EP2727114B1 (en) * | 2011-06-28 | 2020-04-22 | Hewlett-Packard Enterprise Development LP | Shiftable memory |
| EP2771885B1 (en) | 2011-10-27 | 2021-12-01 | Valtrus Innovations Limited | Shiftable memory supporting atomic operation |
| WO2013062562A1 (en) | 2011-10-27 | 2013-05-02 | Hewlett-Packard Development Company, L.P. | Shiftable memory supporting in-memory data structures |
| KR101634191B1 (ko) | 2011-10-28 | 2016-07-08 | 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 | 금속-절연체 상전이 플립-플롭 |
| US9589623B2 (en) | 2012-01-30 | 2017-03-07 | Hewlett Packard Enterprise Development Lp | Word shift static random access memory (WS-SRAM) |
| US9542307B2 (en) | 2012-03-02 | 2017-01-10 | Hewlett Packard Enterprise Development Lp | Shiftable memory defragmentation |
| US9431074B2 (en) | 2012-03-02 | 2016-08-30 | Hewlett Packard Enterprise Development Lp | Shiftable memory supporting bimodal storage |
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| US4339804A (en) * | 1979-07-05 | 1982-07-13 | Ncr Corporation | Memory system wherein individual bits may be updated |
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-
1988
- 1988-02-16 US US07/156,492 patent/US4903240A/en not_active Expired - Lifetime
-
1989
- 1989-02-16 JP JP3728889A patent/JPH0738166B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01251383A (ja) | 1989-10-06 |
| US4903240A (en) | 1990-02-20 |
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