JPS59127155A - プログラム読出し制御回路 - Google Patents
プログラム読出し制御回路Info
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- JPS59127155A JPS59127155A JP247283A JP247283A JPS59127155A JP S59127155 A JPS59127155 A JP S59127155A JP 247283 A JP247283 A JP 247283A JP 247283 A JP247283 A JP 247283A JP S59127155 A JPS59127155 A JP S59127155A
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- Japan
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- program
- circuit
- memories
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はプログラム読出し制御回路に関し、特に１基
本クロックサイクル毎に１命令の読出しを行なうプログ
ラム読出し制御回路に関する。
本クロックサイクル毎に１命令の読出しを行なうプログ
ラム読出し制御回路に関する。
一般（こマイクロプログラムにおけるマイク四命令のプ
ログラム読出し動作は逐次的な制御で行なわれており、
１命令の読出し動作を実行するのに通常複数の基本クロ
ックサイクルを必要とする。
ログラム読出し動作は逐次的な制御で行なわれており、
１命令の読出し動作を実行するのに通常複数の基本クロ
ックサイクルを必要とする。
また、１基本クロックサイクル毎に１命令の読出し動作
がなされるようなプログラム読出し制御回路も実現され
ており、第１図に従来の一般的構成を示す。第２図は第
１図に示したプログラム読出し制御回路の動作例を示す
タイムチャートである。なお、第２図のタイムチャート
において（Ｋ） −はアドレスＫに記憶されたプログ
ラムメモリ１０の記憶内容を示している。
がなされるようなプログラム読出し制御回路も実現され
ており、第１図に従来の一般的構成を示す。第２図は第
１図に示したプログラム読出し制御回路の動作例を示す
タイムチャートである。なお、第２図のタイムチャート
において（Ｋ） −はアドレスＫに記憶されたプログ
ラムメモリ１０の記憶内容を示している。
マス、プログラムメモリ１０ζこはマイクロ命令列より
なる適宜のプログラムが予記憶されており、シーケンス
コントロール部６０から加えられろアドレス信号Ｓに基
づいて記憶内容Ｐを順次読出してレジスタ回路２０１こ
加える。レジスタ回路２０は例えば所定ビット数分のＤ
型フリップフロップ回路によって構成されており、基本
クロックＴに基づいてプログラムメモリ６０から加えら
れた記憶内容Ｐを処理回路等（図示せず）に信号Ｒとし
て適宜ロードする。シーケンスコントロール部６０も基
準クロックＴに基づいて動作するものであり、例えば該
コントロール部３０内のプログラムカウンタの出力に基
づきプログラムメモリ１０に加える前記アドレス信号Ｓ
を決定し、該決定したアドレス信号Ｓをプログラムメモ
リ６０に加える動作等を行なう。このような回路は上記
レジスタ回路２０を具えることによって第２図に示すよ
うな１基本クロックピッチの命令読出しを実行すること
ができるようになる。
なる適宜のプログラムが予記憶されており、シーケンス
コントロール部６０から加えられろアドレス信号Ｓに基
づいて記憶内容Ｐを順次読出してレジスタ回路２０１こ
加える。レジスタ回路２０は例えば所定ビット数分のＤ
型フリップフロップ回路によって構成されており、基本
クロックＴに基づいてプログラムメモリ６０から加えら
れた記憶内容Ｐを処理回路等（図示せず）に信号Ｒとし
て適宜ロードする。シーケンスコントロール部６０も基
準クロックＴに基づいて動作するものであり、例えば該
コントロール部３０内のプログラムカウンタの出力に基
づきプログラムメモリ１０に加える前記アドレス信号Ｓ
を決定し、該決定したアドレス信号Ｓをプログラムメモ
リ６０に加える動作等を行なう。このような回路は上記
レジスタ回路２０を具えることによって第２図に示すよ
うな１基本クロックピッチの命令読出しを実行すること
ができるようになる。
ところで、上述したような制御回路は１基本クロックピ
ッチで一命令を読出すことができるという高速性にその
利点を有するものであるが、プログラムロムとして例え
ば安価で再書込み可能なＥＰ ＲＯＭ （イレイザプル
・アンド・プログラマブル・ロム）等の低速ＲＯＭを用
いた場合、該ＲＯＭのアクセスの為の伝搬遅延時間ｔｐ
（８Ｊ２図参照）を保障する為に基本クロックサイクル
ｔｙを遅くしなければならないという不都合があった。
ッチで一命令を読出すことができるという高速性にその
利点を有するものであるが、プログラムロムとして例え
ば安価で再書込み可能なＥＰ ＲＯＭ （イレイザプル
・アンド・プログラマブル・ロム）等の低速ＲＯＭを用
いた場合、該ＲＯＭのアクセスの為の伝搬遅延時間ｔｐ
（８Ｊ２図参照）を保障する為に基本クロックサイクル
ｔｙを遅くしなければならないという不都合があった。
この発明は上記実情に鑑みてなされたものであり、安価
な低速ＲＯＭをメモリとして用いても、高速性を失うこ
とのないプログラム読出し制御回路を提供することを目
的とする。
な低速ＲＯＭをメモリとして用いても、高速性を失うこ
とのないプログラム読出し制御回路を提供することを目
的とする。
すなわちこの発明は、所定の命令列からなる同一のプロ
グラムが予記憶されているプログラムメモリを複数（ｎ
個）具えるとともに、該プログラムメモリのアドレス指
定のために１基本クロックピッチで出力されるアドレス
信号を適宜のクロックに基づいて前記複数のプログラム
メモリに各別に対応したバッファ回路で一担ラッチし、
該ランチしたアドレス信号を前記複数のプログラムメモ
リに各別に加えるようにし、また前記検数のプログラム
メモリから読１出される命令のうち単一命令のみを随時
選択し、該選択された命令を前記基本クロックに基づき
順次ロードするようにすることにより基本タロツクの周
期がプログラムメモリのアクセス周期の１７ ｎになる
ようして、プログラム読出しの高速化を図るものである
。
グラムが予記憶されているプログラムメモリを複数（ｎ
個）具えるとともに、該プログラムメモリのアドレス指
定のために１基本クロックピッチで出力されるアドレス
信号を適宜のクロックに基づいて前記複数のプログラム
メモリに各別に対応したバッファ回路で一担ラッチし、
該ランチしたアドレス信号を前記複数のプログラムメモ
リに各別に加えるようにし、また前記検数のプログラム
メモリから読１出される命令のうち単一命令のみを随時
選択し、該選択された命令を前記基本クロックに基づき
順次ロードするようにすることにより基本タロツクの周
期がプログラムメモリのアクセス周期の１７ ｎになる
ようして、プログラム読出しの高速化を図るものである
。
以下、この発明にかかるプログラム読出し制御回路を添
付Ｎ面に示す実施例にしたがって詳細に説明する。
付Ｎ面に示す実施例にしたがって詳細に説明する。
第３図はこの発明にかかるプログラム読出し制御回路の
一実施例を示すものである。
一実施例を示すものである。
同第３図において、プログラムメモリ１０−１．１０−
２、・・・１０−ｎにはそれぞれ同一内容のマイクロブ
ミグラムが予肥憶されており、バッファ回路５０−１．
５０−２、・・・５０−ｎからそれぞれ出力されるアド
レスラッチ信号ｇｏｓｇ１ｓ・・・ｇｎに基づいてそれ
ぞれの記憶内容ｐ６％ ｐＩ）・・・ｐｎを随時出力し
、該出力信号をセレクタ［０１略６０に入力する。バッ
ファ回路５０−１７５０−２、・・・５０−ｎはそれぞ
れタイミング発生回路７０より出力される各別のクロッ
ク信号ＣＫＩ、ＣＲ２、・・・ＣＫｎ（こ基づきシーケ
ンスコントロール部４０から１瞭次出力されるプログラ
ムメモリ１０−１．１０τ２、・・・１０−ｎ読出し用
のアドレス信号ＡＤをランチし、該ラッチした信号をア
ドレスラッチ信号ｇｏ％ｇｘ、・・・ｇｎとして各別の
プログラムメモリ１０−１．１０−２、・・・１０−ｎ
に出力する。セレクタ回路６０はシーケンスコントロー
ル部４０から出力される制御信号Ｍに基づいてプログラ
ムメモリ１０−１．１０−２、・・・１０−ｎから出力
される記憶内容Ｐ０、Ｐｌ、・・・Ｐｎのうちいずれか
ひとつを選択し、該選択した信号を信号ＳＬとしてレジ
スタ回路２０に加える。レジスタ回路２０は所定ビット
数分の例えばＤ型フリップフロッゾによって構成されて
いることは前述した通りであり、タイミング発生回路か
ら出力される基本クロックＴに基づいてセレクタ回路６
０より出力される前記選択データＳＬを処理回路等（図
示せず）に信号Ｒとして適宜ロードする動作等を行なう
。システムコントロールＮ４０は！コントロール部４０
内のプログラムカウンタの出力およびプログラム読出し
の際の六件ジャンプの場合（こ入力されるジャンプ信号
、Ｊ等にもとづきプログラムメモリ１０−１．１０−２
、・・・１０−ｎの読出しアドレス信号ｋＤをバッファ
回路５０−１．５０−２、・・・５０−ｎに出力する制
御などを行なう。
２、・・・１０−ｎにはそれぞれ同一内容のマイクロブ
ミグラムが予肥憶されており、バッファ回路５０−１．
５０−２、・・・５０−ｎからそれぞれ出力されるアド
レスラッチ信号ｇｏｓｇ１ｓ・・・ｇｎに基づいてそれ
ぞれの記憶内容ｐ６％ ｐＩ）・・・ｐｎを随時出力し
、該出力信号をセレクタ［０１略６０に入力する。バッ
ファ回路５０−１７５０−２、・・・５０−ｎはそれぞ
れタイミング発生回路７０より出力される各別のクロッ
ク信号ＣＫＩ、ＣＲ２、・・・ＣＫｎ（こ基づきシーケ
ンスコントロール部４０から１瞭次出力されるプログラ
ムメモリ１０−１．１０τ２、・・・１０−ｎ読出し用
のアドレス信号ＡＤをランチし、該ラッチした信号をア
ドレスラッチ信号ｇｏ％ｇｘ、・・・ｇｎとして各別の
プログラムメモリ１０−１．１０−２、・・・１０−ｎ
に出力する。セレクタ回路６０はシーケンスコントロー
ル部４０から出力される制御信号Ｍに基づいてプログラ
ムメモリ１０−１．１０−２、・・・１０−ｎから出力
される記憶内容Ｐ０、Ｐｌ、・・・Ｐｎのうちいずれか
ひとつを選択し、該選択した信号を信号ＳＬとしてレジ
スタ回路２０に加える。レジスタ回路２０は所定ビット
数分の例えばＤ型フリップフロッゾによって構成されて
いることは前述した通りであり、タイミング発生回路か
ら出力される基本クロックＴに基づいてセレクタ回路６
０より出力される前記選択データＳＬを処理回路等（図
示せず）に信号Ｒとして適宜ロードする動作等を行なう
。システムコントロールＮ４０は！コントロール部４０
内のプログラムカウンタの出力およびプログラム読出し
の際の六件ジャンプの場合（こ入力されるジャンプ信号
、Ｊ等にもとづきプログラムメモリ１０−１．１０−２
、・・・１０−ｎの読出しアドレス信号ｋＤをバッファ
回路５０−１．５０−２、・・・５０−ｎに出力する制
御などを行なう。
ナオ、システムコントロール部４０も前記レジスタ回路
２０と同様タイミング発生回路７０から出力される基本
クロックＴに基づいた動作を行なう。
２０と同様タイミング発生回路７０から出力される基本
クロックＴに基づいた動作を行なう。
第４図に上記バッファ回路およびプログラムメモリをそ
れぞれ２個具えた場合の構成を示す。また、第５図は第
４図に示す実施例回路の具体的動作を示すタイムチャー
トである。なお、第５図に示すタイムチャートにおいて
例えば信号″（Ｋ）’はアドレス信号″′Ｋ”に基づく
各プログラムメモリ１０−１．１０−２の記憶内容を示
している。
れぞれ２個具えた場合の構成を示す。また、第５図は第
４図に示す実施例回路の具体的動作を示すタイムチャー
トである。なお、第５図に示すタイムチャートにおいて
例えば信号″（Ｋ）’はアドレス信号″′Ｋ”に基づく
各プログラムメモリ１０−１．１０−２の記憶内容を示
している。
以下、第４図に示す実施例回路の具体的動作を第５図に
示すタイムチャートを参照して説明する。
示すタイムチャートを参照して説明する。
基本クロックＴｆこ基づきシーケンスコントロール部４
０から順次出力されるアドレス信号ＡＤ（第５図（ｄ）
参照）は同第５図（ｂ）％ （ｅ）に示すようなＣＫｉ
およびＣＫ２のタイミングでバッファ回路ｓｏ−ｉｇよ
び５０−２にそれぞれラッチされ、アドレスラッチ信号
ｇｎｓｇｔとしてプログラムメモリ１０−１．１０−２
にそれぞれ交互に出力される（第５図（１１１）げ）参
照）。そしてプログラムメモリ１０−１．１０−２は該
プログラムメモリのもつ伝搬遅延時間ｔｐ後に、印加さ
れたアドレスに対応した記憶内容Ｐ。％Ｐ１を確定した
出力としてセレクタ回路６０に随時出力する（第５図（
ｇ）（ｈ）参照）。セレクタ回路６０ではシーケンスコ
ントロール部４０から加えられる制御信号Ｍに基づきプ
ログラムメモリ１０−１および１０−２から入力される
前記記憶内容Ｐ０およびＰｌのうちいずれか一方を交互
に選択し、該選択した信号を順次レジスタ回＠２０に出
力する（第５図（ｉ）参照）。
０から順次出力されるアドレス信号ＡＤ（第５図（ｄ）
参照）は同第５図（ｂ）％ （ｅ）に示すようなＣＫｉ
およびＣＫ２のタイミングでバッファ回路ｓｏ−ｉｇよ
び５０−２にそれぞれラッチされ、アドレスラッチ信号
ｇｎｓｇｔとしてプログラムメモリ１０−１．１０−２
にそれぞれ交互に出力される（第５図（１１１）げ）参
照）。そしてプログラムメモリ１０−１．１０−２は該
プログラムメモリのもつ伝搬遅延時間ｔｐ後に、印加さ
れたアドレスに対応した記憶内容Ｐ。％Ｐ１を確定した
出力としてセレクタ回路６０に随時出力する（第５図（
ｇ）（ｈ）参照）。セレクタ回路６０ではシーケンスコ
ントロール部４０から加えられる制御信号Ｍに基づきプ
ログラムメモリ１０−１および１０−２から入力される
前記記憶内容Ｐ０およびＰｌのうちいずれか一方を交互
に選択し、該選択した信号を順次レジスタ回＠２０に出
力する（第５図（ｉ）参照）。
レジスタ回路２０はセレクタ回路６０からの前記信号を
基本クロックＴのタイミングでラッチし、該ラッチした
信号を信号Ｒとして出力する（第５図（、Ｊ）参照）。
基本クロックＴのタイミングでラッチし、該ラッチした
信号を信号Ｒとして出力する（第５図（、Ｊ）参照）。
さて、従来のような構成ではプログラムメモリのアク七
ス時間ｔ２等を考照して、基本クロックＴの周期ｔテが
少なくとも前記アクセス時間ｔ、より大きくなるよう前
記周期ｔ？を設定する必櫓があったが、上記実施例回路
ではｔ、 ＜ ｔｐであるヨウな基本クロックに基づい
たプログラム読出しが可能となり、低速ＲＯＭを用いて
もそれ以上の高速読出しが可能となる。
ス時間ｔ２等を考照して、基本クロックＴの周期ｔテが
少なくとも前記アクセス時間ｔ、より大きくなるよう前
記周期ｔ？を設定する必櫓があったが、上記実施例回路
ではｔ、 ＜ ｔｐであるヨウな基本クロックに基づい
たプログラム読出しが可能となり、低速ＲＯＭを用いて
もそれ以上の高速読出しが可能となる。
以上、第４図において、システムコントローラ１０内の
プログラムカウンタの出力によってアドレスが連続的に
更新されている場合の動作について説明したが、次に前
記システムコントローラ内に入力されるジャンプ信号Ｊ
に基づいてプログラムが条件ジャンプする場合の動作に
ついて説明する０ この場合、プログラムメモリ１０−１．１０−２に記憶
されているプログラムのひとつの記憶領域は第６因に示
すように条件ジャンプが起きない場合のマイクロ命令と
条件ジャンプが発生した場合のマイクロ命令とにフィー
ルド分けされている。
プログラムカウンタの出力によってアドレスが連続的に
更新されている場合の動作について説明したが、次に前
記システムコントローラ内に入力されるジャンプ信号Ｊ
に基づいてプログラムが条件ジャンプする場合の動作に
ついて説明する０ この場合、プログラムメモリ１０−１．１０−２に記憶
されているプログラムのひとつの記憶領域は第６因に示
すように条件ジャンプが起きない場合のマイクロ命令と
条件ジャンプが発生した場合のマイクロ命令とにフィー
ルド分けされている。
第７図はこのような記憶態様に基づくプログラムメモ’
） １０−１．１０−２の記憶内容の一例を示すもので
ある。この場合特に、Ｋ番地、Ｋ＋１番地、Ｋ＋２番地
、Ｋ＋３番地には前述したように通常のマイクロ命令（
Ｋ）、（Ｋ＋１）、（Ｋ十２）、（Ｋ＋３）（！：条件
ジャンプの際のマイクロ命令（Ｋ＋Ｌ ）、（Ｋ＋Ｌ＋
１）、（Ｋ＋Ｌ＋２ ）、 （Ｋ＋Ｌ＋３ ）とがそ
れぞれ同じアドレスに記憶されているとしている。
） １０−１．１０−２の記憶内容の一例を示すもので
ある。この場合特に、Ｋ番地、Ｋ＋１番地、Ｋ＋２番地
、Ｋ＋３番地には前述したように通常のマイクロ命令（
Ｋ）、（Ｋ＋１）、（Ｋ十２）、（Ｋ＋３）（！：条件
ジャンプの際のマイクロ命令（Ｋ＋Ｌ ）、（Ｋ＋Ｌ＋
１）、（Ｋ＋Ｌ＋２ ）、 （Ｋ＋Ｌ＋３ ）とがそ
れぞれ同じアドレスに記憶されているとしている。
次に、同第７図に示すような記憶内容のプログ５ムメモ
！Ｊ １０−１．１０−２を具えた場合の前記第４図に
示す実施例回路の動作を第８図に示すタイムチャートに
したがって説明する。勿論、プログラムメモリ１０−１
および１０−２の記憶内容は同じである。なお、プログ
ラムカウンタ出力に基づきプログラムを連続的に読出す
場合の動作は第５図のタイムチャートによって詳述した
ため、この場合は特に条件ジャンプが起きた場合の動作
について説明する。
！Ｊ １０−１．１０−２を具えた場合の前記第４図に
示す実施例回路の動作を第８図に示すタイムチャートに
したがって説明する。勿論、プログラムメモリ１０−１
および１０−２の記憶内容は同じである。なお、プログ
ラムカウンタ出力に基づきプログラムを連続的に読出す
場合の動作は第５図のタイムチャートによって詳述した
ため、この場合は特に条件ジャンプが起きた場合の動作
について説明する。
シーケンスコントロール部４０は基本クロックＴに基づ
きアドレス信号ＡＤを順次出力する一方、前記ジャンプ
信号Ｊによってに番地以降は条件ジャンプの際のマイク
ロ命令を読出す旨を認知する。
きアドレス信号ＡＤを順次出力する一方、前記ジャンプ
信号Ｊによってに番地以降は条件ジャンプの際のマイク
ロ命令を読出す旨を認知する。
これによりシステムコントロール部４０はその旨を示す
適宜の信号を制御信号Ｍにのせてセレクタ回路６０に適
宜に出力する。該制御信号Ｍはこの場合少なくとも２ビ
ツト必要とし、１ビツトでプログラムメモリ１０−１お
よび１０−２のいずれを選択するかを識別させもう１ビ
ツトで同一アド 、レスにおいて通常のマイクロ命令あ
るいは条件ジャンプの際のマイクロ命令のいずれを選択
するかを識別させる。したがって、システムコントロー
ル部４０はに番地以降の読出しの際にまずプログラムメ
モリ１０−１の出力ｐｏかつ条件ジャンプの際のマイク
ロ命令を読出す旨を示す制御信号Ｍをセレクタ回路６０
に出力する。これにより、セレクタ回路６０はプログラ
ムメモリ１０−１から出力されたに番地の記憶内容（Ｋ
）および（Ｋ＋Ｌ）のうち（Ｋ＋Ｌ ）命令を選択し該
選択した命令をレジスタ回路２０に出力する。
適宜の信号を制御信号Ｍにのせてセレクタ回路６０に適
宜に出力する。該制御信号Ｍはこの場合少なくとも２ビ
ツト必要とし、１ビツトでプログラムメモリ１０−１お
よび１０−２のいずれを選択するかを識別させもう１ビ
ツトで同一アド 、レスにおいて通常のマイクロ命令あ
るいは条件ジャンプの際のマイクロ命令のいずれを選択
するかを識別させる。したがって、システムコントロー
ル部４０はに番地以降の読出しの際にまずプログラムメ
モリ１０−１の出力ｐｏかつ条件ジャンプの際のマイク
ロ命令を読出す旨を示す制御信号Ｍをセレクタ回路６０
に出力する。これにより、セレクタ回路６０はプログラ
ムメモリ１０−１から出力されたに番地の記憶内容（Ｋ
）および（Ｋ＋Ｌ）のうち（Ｋ＋Ｌ ）命令を選択し該
選択した命令をレジスタ回路２０に出力する。
次に、システムコントロール部４０はプログラムメモリ
１０−２の出力Ｐ、かつ条件ジャンプの際のマイクロ命
令を読出す旨を示す制御信号Ｍをセレクタ回路６０に出
力する。これによって、セレクタ回路６０はプログラム
メモリ１０−２から出力されたに＋１番地の記憶内容（
Ｋ＋１）および（Ｋ＋Ｌ＋１ ）のうち（Ｋ＋Ｌ＋１
）命令を選択し該選択した命令をレジスタ回路２０に出
力するＯ 以下、同様にして上記動作を繰返す。
１０−２の出力Ｐ、かつ条件ジャンプの際のマイクロ命
令を読出す旨を示す制御信号Ｍをセレクタ回路６０に出
力する。これによって、セレクタ回路６０はプログラム
メモリ１０−２から出力されたに＋１番地の記憶内容（
Ｋ＋１）および（Ｋ＋Ｌ＋１ ）のうち（Ｋ＋Ｌ＋１
）命令を選択し該選択した命令をレジスタ回路２０に出
力するＯ 以下、同様にして上記動作を繰返す。
したがってこの発明によれば、同一プログラムが記憶さ
れたプログラムメモリを複数具え、また該プログラムメ
モリに記憶される記憶内容を前記のようなオペランド構
成としたことにより、たとえ条件ジャンプを所望する際
でも、プログラムメモリのアク七ス時間に基づくことの
ない高速のプログラム読出しが可能となる。
れたプログラムメモリを複数具え、また該プログラムメ
モリに記憶される記憶内容を前記のようなオペランド構
成としたことにより、たとえ条件ジャンプを所望する際
でも、プログラムメモリのアク七ス時間に基づくことの
ない高速のプログラム読出しが可能となる。
なお、前記プログラムメモリとして出力イネーブル端子
を持つものを用いた場合は、複数のプログラムメモリ相
互間の選択動作に際して、該出力イネーブル端子に適宜
のスイッチング信号を加えるようにすれば、前記セレク
タ回路によらない選択動作が可能となる。
を持つものを用いた場合は、複数のプログラムメモリ相
互間の選択動作に際して、該出力イネーブル端子に適宜
のスイッチング信号を加えるようにすれば、前記セレク
タ回路によらない選択動作が可能となる。
以上説明したように、この発明にかかるプログラム読出
し制御回路によれば、プログラムメモリとして低速ＲＯ
Ｍを用いた場合においても基本り四ツクサイクルを遅く
することなく高速読出しができるようになる。
し制御回路によれば、プログラムメモリとして低速ＲＯ
Ｍを用いた場合においても基本り四ツクサイクルを遅く
することなく高速読出しができるようになる。
第１図は従来のプログラム読出し制御回路の一般的構成
を示すブロック図、第２図は第１図に示した従来回路の
動作例を示すタイムチャート、第３図はこの発明にかか
るプログラム読出し制御回路の一実施例を示すブロック
図、第４図は第３図に示す実施例回路においてプログラ
ムメモリを２個具えた場合の構成例を示すブロック図、
第５図は第４図に示す実施例回路の具体動作例を示すタ
イムチャート、第６図はプログラムメモリの１アドレス
分の記憶内容例を示す図、＠７図はプログラムメモリの
記憶内容例を示す図、第８図は第４図に示す実施例回路
が条件ジャンプをした場合の動作例を示すタイムチャー
トである。 Ｉ Ｏｌｌ ０−１．１０−２・・・プログラムメモリ
、２０・・・レジスタ回路、３０．４０・・・シーケン
スコントロール部、５０−１．５０−２・・・バッファ
回路、６０・・・セレクタ回路、７０・・・タイミング
発生回路。
を示すブロック図、第２図は第１図に示した従来回路の
動作例を示すタイムチャート、第３図はこの発明にかか
るプログラム読出し制御回路の一実施例を示すブロック
図、第４図は第３図に示す実施例回路においてプログラ
ムメモリを２個具えた場合の構成例を示すブロック図、
第５図は第４図に示す実施例回路の具体動作例を示すタ
イムチャート、第６図はプログラムメモリの１アドレス
分の記憶内容例を示す図、＠７図はプログラムメモリの
記憶内容例を示す図、第８図は第４図に示す実施例回路
が条件ジャンプをした場合の動作例を示すタイムチャー
トである。 Ｉ Ｏｌｌ ０−１．１０−２・・・プログラムメモリ
、２０・・・レジスタ回路、３０．４０・・・シーケン
スコントロール部、５０−１．５０−２・・・バッファ
回路、６０・・・セレクタ回路、７０・・・タイミング
発生回路。
Claims (2)
- （１）それぞれに所定の命令列からなる同一のプログラ
ムが予記憶されている複数のプログラムメモリと、基本
クロックに基づき所定の選択信号および前記複数のプロ
グラムメモリから読出すべき記憶内容に対応したアドレ
ス信号を順次形成出力するシーケンス制御手段と、前記
アドレス信号を前記クロックに同期して順次ランチし該
ラッチしたアドレス信号を前記複数のプログラムメモリ
に各別に出力する複数のバッフ７手段と、前記選択信号
に基づき前記複数のプログラムメモリから読出される命
令のうち単一命令を選択する選択手段と、前記基本り四
ツクに基づき前記選択手段から出力された命令を順次ｐ
−ドするラッチ回路とを鵬えたプログラム読出し制御回
路。 - （２）前記複数のプログラムメモリは各アドレスに対応
した記憶領域ごとに条件ジャンプが起きた場合の第１の
命令と、条件ジャンプが起きない場合の第２の命令とを
記憶しており、前記所定の選択信号は条件ジャンプ発生
の有無に対応して前記第１または第２の命令の選択を示
す信号を含む特許請求の範囲第（１）項記載のプログラ
ム読出し制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP247283A JPS59127155A (ja) | 1983-01-11 | 1983-01-11 | プログラム読出し制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP247283A JPS59127155A (ja) | 1983-01-11 | 1983-01-11 | プログラム読出し制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59127155A true JPS59127155A (ja) | 1984-07-21 |
Family
ID=11530258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP247283A Pending JPS59127155A (ja) | 1983-01-11 | 1983-01-11 | プログラム読出し制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200246A (ja) * | 1987-02-16 | 1988-08-18 | Asahi Electron Kk | デ−タの高速読出し方式 |
| JPH01251383A (ja) * | 1988-02-16 | 1989-10-06 | Sony Tektronix Corp | 多相メモリ配列の読出回路 |
-
1983
- 1983-01-11 JP JP247283A patent/JPS59127155A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200246A (ja) * | 1987-02-16 | 1988-08-18 | Asahi Electron Kk | デ−タの高速読出し方式 |
| JPH01251383A (ja) * | 1988-02-16 | 1989-10-06 | Sony Tektronix Corp | 多相メモリ配列の読出回路 |
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