SU1697082A1

SU1697082A1 - Процессор микропрограмируемой ЭВМ

Info

Publication number: SU1697082A1
Application number: SU894721849A
Authority: SU
Inventors: Борис Михайлович Кричевский; Валерий Федорович Любарский; Анатолий Александрович Якуба
Original assignee: Институт кибернетики им.В.М.Глушкова
Priority date: 1989-07-20
Filing date: 1989-07-20
Publication date: 1991-12-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл построени ЭВМ с микропрограммным управлением , предназначенных дл эффективной реализации микропрограммными средствами проблемно- и машинно-ориентированных зыков высокого уровн . Цель изобретени - повышение производительности процесса. Указанна цель достигаетс тем, что процессор содержит блок управлени и синхронизации, регистр левого операнда, регистр правого операнда, блок настройки, два регистра общего назначени , блок сдвига, блок дескрипторов, блок установки переноса, блок установки типа и длины пол данных, блок ввода-вывода, блок стековой пам ти операндов, коммутатор данных, кольцевой арифметико-логический блок и два коммутатора. В предлагаемом процессоре повышение производительности при микропрограммной реализации входных зыков высокого уровн с использованием стековой организаций данных достигаетс за счет выравнивани стековых операндов не по правому краю разр дной сетки арифметико-логического блока, а по разр дной сетке результата, помещаемого в стек. При этом значительно сокращаетс количество действий, привод щих к тому же результату, что и в аналогичных процессорах. 1 з.п. ф-лы, 12 ил. to С

Description

Изобретение относитс к вычислительной технике и может быть использовано дл построени ЭВМ с микропрограммным управлением , предназначенных дл эффективной реализации микропрограммными средствами проблемно- и машинно-ориентированных зыков высокого уровн .

Целью изобретени вл етс повышение производительности процессора (при микропрограммной реализации входных зыков высокого уровн с использованием стековой организации данных за счет выравнивани стековых операндов не по правому краю разр дной сетки арифметико-логического блока, а по разр дной сетке результата, помещаемого в стек)

На фиг.1 и 2 представлена структурна схема процессора; на фиг.З - структурна схема кольцевого арифметико-логического блока; на фиг.4 - структурна схема блока стековой пам ти операндов, на фиг.5 - пример выполнени блока настройки; на фиг.6 - пример выполнени блока ввода-вывода; на фиг.7 - структура блока дескрипторов; на фиг.8 - пример реализации блока установки переноса; на фиг,9 - пример выполнени блока установки типа и длины пол данных; на фиг, 10 - форматы отдельных микрокоманд процессора; на фиг.11 - варианты стековых арифметико-логических операций; на фиг.12 - пример расположени операндов в стеке.

Процессор микропрогрзммируемой ЭВМ содержит блок (фиг.1 и 2) 1 управлени и синхронизации, регистр 2 левого операнда , регистр 3 правого операнда, блок 4 на- стройки, первый Б второй б регистры общего., назначени , блок 1 сдвига, блок 8 дескрипторов, блок 9 установки переноса, блок 10 установки типа и длмны пол дан- ных, блок 11 ввода-вывода, блок 12 стековой пам ти операндов, коммутатор 13 данных, кольцевой арифметико-логический блок 14, первый 15 и второй 16 коммутаторы, входы 17 данных и выход 18 данных.

Кольцевой арифметико-логический блок 14 (фиг.З) содержит N байтовых ариф- метико-логических узлов 19 с переменной длиной пол данных, N двухвходовых ком- мутаторов 20, М-входе.вой коммутатор 21, первую и вторую 23 группы выходных усилителей , первый 24 и второй 25 информационные входы, первый 26, второй 27 и третий 28 управл ющие входы, первый 29, второй 30 и третий 31 выходы результата.

Блок 12 стековой пам ти операндов (фиг.4) содержит узел 32 хранени операндов , узел 33 стековой адресации, узел 34 стековых операций, коммутатор 35, входы 36-42 данных, выходы 43-45 данных, управл ющий вход 46, первый 47 и второй 48 управл ющие выходы.

Блок 4 настройки (фиг.5) содержит коммутаторы 49-53, регистр 54, входы 55-59, управл ющий вход 60, выходы 61 и 62 vi управл ющий выход 63.

Блок 11 ввода-вывода (фиг.6) может быть выполнен в виде коммутатора 64, регистров 65 и 66, информационных входов 17, 67-70, управл ющего входа 71, выходов 18, 72 и 73.

Блок 8 дескрипторов (фиг.7) содержит первый 74 и второй 75 узлы буферной пам ти , узел 76 формировани адреса пол данных , узел 77 типа и длины пол данных, узел 78 модификации и коммутатор 79, входы 80-82 и выходы 83-87.

Блок 9 установки переноса (фиг,8) содержит коммутатор 88 и триггер 89.

Блок 10 установки типа и длины пол данных (фиг,9) содержит коммутатор 90, регистр 91 и элемент ИЛИ 92.

Блок 1 управлени и синхронизации предназначен дл управлени и синхронизации работы всех блоков процессора и может быть реализован в виде блока микропрограммного управлени . Через информационные вход и выход блока осуществл етс доступ к регистрам микрокоманды и адреса микрокоманды, а также управл ющей пам ти с целью их перезагрузки или использовани их информации дл вычислений. Два управл ющих входа

0 предназначены дл вмешательства в ход выполнени микропрограммы с целью организации условных переходов и выполнени микрокоманд переменной длительности (организации их циклического выполнени с

5 выходов по условию, формируемому в исполнительных устройствах процессора). Ус- ловные переходы в процессоре реализуютс пропуском микрокоманд безусловного перехода (превращением их в

0 пустые микрокоманды). Блок 1 управлени и синхронизации реализует систему микрокоманд процессора. На управл ющие выходы блока выдаютс сигналы управлени записью в регистры, переключением

5 коммутаторов и работой функциональных блоков, а также литералы полей микрокоманд в соответствии с временными диаграммами этих микрокоманд. Дл синхронизации внешних объектов процес0 сора и организации работы ЭВМ в целом

предназначен выход синхронизации внеш„ них объектов, выдающий опорную последовательность синхросигналов от

синхрогенератора.

5 Арифметические и логические операции реализуютс процессором в кольцевом арифметико-логическом блоке, при каждом обращении к которому на его первом и втором выходах результата, св занных соот0 ветственно с коммутатором 13 данных и с шестым входом данных блока 12 стековой пам ти операндов, вырабатываетс значение одной из нескольких арифметических или логических функций над операндами,

5 содержащимис в регистрах 2 и 3 левого и правого операнда или блоке 12 стековой пам ти операндов. Этими функци ми вл ютс Сумма, Разность, Инверси левого операнда, Инверси правого

Q операнда, Сумма по модулю 2, Конъюнкци , Маскирование левого операнда, Маскирование правого операнда, Дизъюнкци , причем кажда из этих функций может быть задана в микрокоманде в качес стве регистра источника данных дл операций над содержимым регистров 2 и 3 левого и правого операндов или полем микрокоманды дл стековых операций и поступает через первый управл ющий вход от блока 1 управлени и синхронизации. Управл юща информаци , необходима дл выполнени указанных функций и содержаща значение переноса заема при выполнении арифметических операций, тип обрабатываемой информации (двоичный, дес тичный), а также длина обрабатываемого пол данных поступают из блока 4 настройки через второй управл ющий вход кольцевого арифметико-логического блока 14, на третий управл ющий вход которого поступает информаци о номере старшего и младшего битов обрабатываемой информации из блока 12 стековой пам ти операндов.

Первый 5 и второй 6 регистры общего назначени предназначены дл работы в качестве универсальных регистров. Каждый из этих регистров разбит на отдельные 4- разр дные секции, самосто тельно адресуемые в микрокомандах. Управление записью в секции осуществл етс блоком 1 управлени и синхронизации через управл ющие входы регистров. На базе второго регистра 6 общего назначени реализован блок 7 сдвига, выполн ющий циклический/ациклический сдвиг влево содержимого этого регистра на произвольное число разр дов, а также выделение пол произвольного размера из этого регистра. Требуема величина сдвига, а также размер выдел емого пол задаютс литерально в микрокоманде или блоком 4 настройки и поступают в блок 7 сдвига соответственно через его первый или второй управл ющие входы, выдел емое поле выдаетс всегда прижатым вправо . Управление режимами сдвига производитс блоком 1 управлени и синхронизации через первый управл ющий вход блока 7 сдвига.

Блок 8 дескрипторов предназначен дл хранени , смены и модификации дескрипторов данных в основной пам ти.

Возможна модификаци полей дескриптора на значение текуЩей длины (вход 80) или любое другое значение с выхода коммутатора 13 данных через вход 81. Через этот же вход осуществл етс загрузка регистров и пам тей блока. Через выходы 83, 84, 86 и 87 блока доступны значени обоих регистров и узлов блока. Св зи внутри блока позвол ют мен ть текущий дескриптор из буферной пам ти, сохран в ней старый дескриптор. Эта же операци возможна дл любой половины дескриптора , а также дл стекового дескриптора, наход щегос в блоке 12 стековой пам ти операндов. Последнее возможно через вход 81 и выход 83 блока. Доступ к значени м дескрипторов внутри блока возможен также через коммутатор 79, вл ющийс частью коммутатора данных 13. Управление записью , чтением и модификацией дескрипторов осуществл етс через управл ющий вход 82 блоком 1 управлени и синхронизации . Через этот же вход в блок передаютс 5 адреса чтени и записи в буферную пам ть. Эти адреса выдел ютс блоком 1 из пол микрокоманды.

Значением переноса, формируемым

0 блоком 9 установки переноса, может быть либо значение переноса-заема, вырабатываемое кольцевым арифметико-логическим .блоком 14 и поступающее на вход данных блока 9 установки переноса, либо значение

5 О. Выбор значени осуществл етс соответствующими управл ющими сигналами , поступающими на управл ющий вход блока 9 установки переноса от блока 1 управлени и синхронизации.

0Исходными данными, поступающими

на входы блока 10 установки типа и длины пол данных дл формировани указанных величин, вл ютс их текущие значени в блоке 8 дескрипторов и блоке 4 настройки.

5 Управление установкой осуществл етс блоком 1 управлени и синхронизации в соответствии с алгоритмом выполнени микрокоманды.

Формирование значени длины пол

0 данных в блоке 4 настройки сопровождаетс анализом этой величины на нулевое значение , в результате чего вырабатываетс признак на управл ющем выходе блока, который поступает на второй управл ющий

5 вход блока 1 управлени и синхронизации и используетс дл организации условных переходов , Длина формируетс в результате анализа значений этого параметра в теку.- щих дескрипторах с учетом пол длины в

Q микрокоманде. Варианты настройки задаютс микрокомандой. Регистр в блоке настройки содержит пол текущих переноса, типа и длины. Управление настройкой осуществл етс блоком 1 управлени и синхро5 низации через управл ющий вход.

Обращение к полю основной пам ти (чтение или запись) реализуетс блоком 11 через первые вход и выход данных. Длина пол дл одного обращени может быть проQ извольной в пределах разр дной сетки процессора . Она поступает на второй вход данных блока 11 из блока 4 настройки. Начальный адрес пол данных, задаваемый с .точностью до бита, поступает из блока 9

е дескрипторов на третий вход данных блока 11 ввода-вывода. Обмен между основной пам тью.и блоком 11 осуществл етс словами длиной N байт. Словами такой же длины блок 11 обмениваетс с блоком 12 стековой пам ти операндов. Обмен данными между

блоком 11 и основной пам тью осуществл етс контроллером основной пам ти.

Блок 12 стековой пам ти операндов, вл ющийс аппаратной реализацией вершины стека операндов, предназначен дл организации безадресной обработки данных и позвол ет сократить количество обращений в основную пам ть. Он позвол ет организовать стек операндов с переменным микропрограммно устанавливаемым размером позиции (кратным байту) и осуществл ть доступ к данным как по указателю верхней позиции стека, т к и по смещении в глубину стека. Данные при обращении к стеку поступают в коммутатор 13 данных через блок 7 сдвига прижатыми к правому краю разр дной сетки процессора. Если длина позиции стека превышает разр дную сетку, то обмен данными со стеком происходит за несколько обращений, Данные в стеке хран тс компактно, поэтому очередной операнд перед помещением в стек сдвигаетс по месту в блоке 7 сдвига. При выполнении арифметико-логических операций над операндами, наход щимис в стеке, результат замещает один из операндов. В этом случае выравнивание операндов происходит по замещаемому операнду Чтение и запись в блоке 12 стековой пам ти операндов происходит по маске. 3 процессоре имеетс возможность организовать перекачку данных между аппаратной вершиной стека и его продолжением в основной пам ти под управлением одной микрокоманды Откачка/подкачка стекова , При этом объем перекачиваемых данных кратен размеру позиции стека. Данные передаютс в блок 11, мину блок 7 сдвига, и сдвигаютс по месту в блоке сдвига основной пам ти. Информаци о положении данных в стеке операндов передаетс из блокз 12 стековой пам ти операндов через блок 4 настройки в блок 11.

Кольцевой арифметико-логический блок 14 работает следующим образом.

На первый 24 и второй 25 информационные входы блока 14 поступают соответственно значени левого и правого операндов, а на первый управл ющий вход 26 - код операции от блока управлени и синхронизации, Нэ второй управл ющий вход 27 поступает указание на тип обрабатываемой информации (двоична или дес тична ), длина пол и значение входного переноса от блока 4 настройки, на третий управл ющий вход 28 - номера позиций старшего и младшего бит ов пол обработки. Операци над операндами осуществл етс побайтно в байтовых арифметико-логических узлах (АЛУ) 19 с переменной длиной

пол данных. Механизм ограничени длины пол обработки включаетс лишь в АЛУ, обрабатывающем старший байт.

Все младшие байты обрабатываютс по

полной длине, Выходной перенос формируетс на выходе 31 N-входовым коммутатором 21, который выбирает выходной перенос старшего байтового АЛУ. Поскольку размер позиции стека всегда кратен бай0 ту, а операнды при нестековой операции всегда прижаты к правому краю разр дной сетки, входной перенос всегда подаетс в нулевой разр д соответствующего байта. Коммутаци входных переносов осуществ5 л етс двухвходовыми коммутаторами 20. На вход младшего байтового АЛУ поступает входной перенос, а на входы остальных - переносы от предыдущих АЛУ. Результат операции передаетс на первый выход 29

0 (ЬИ)-разр дное слово дл нестековых операций ) и второй выход 30 (N-разр дное слово дл стековых операций).

Узел 32 хранени операндов представл ет собой ОЗУ с байтовой организацией,

5 причем доступ к нему осуществл етс одновременно по М байтам (где М п/8 + 1, п - размер разр дной сетки процессора). При этом выбранна последовательность байтов выдел етс в М-байтное слово. Номер j-ro

0 байта в этом слове определ етс его адресом в ОЗУ Aj mod M. Считанна из узла 32 . хранени операндов информаци поступает на выход 43 блока 12 стековой пам ти операндов . Записываема информаци посту5 пает в узел 32 хранени операндов с выхода коммутатора 35, Операнд в стековой пам ти хранитс в позиции стека, представл ющей участок байтовой пам ти со смежными адресами байтов. Размер позиции стека, крат0 ный байту, задаетс программно настройкой узла 33 стековой адресации, в котором формируютс адреса обращени к байтам узла 32 хранени операндов. Здесь же осуществл етс контроль за правильно5 стью такого обращени и вырабатываютс сигналы, индицирующие пересечение позиции стека при обращении, переполнение или опустошение стека. Исходна информаци дл настройки и выработки адресов

Q поступает в узел 33 стековой адресации с входа 37 блока 12 стековой пам ти операндов , а управл юща - от узла 34 стековых операций.

Адрес обращени в стек с точностью до

-с бита, сопровождаемый сигналом Чтение/запись , через выход данных этого узла поступает на адресный вход узла 32 хранени операндов. Через этот же выход передаетс информаци о положении пол обращени в выделенном М-байтном слове

на управл ющий выход 47 блока 12 стековой пам ти операндов. Эта информаци содержит данные о номере начального и конечного битов в слове. Она управл ет сдвигом и маскированием пол в блоке 7 сдвига и выполнением арифметико-логических операций в кольцевом арифметико-логическом блоке 14. При нестековых операци х эта информаци выдел ет поле длиной п бит, прижатое к правому краю разр дной сетки.

Управление выполнением микрокоманд работы со стеком операндов осуществл ет узел 34 стековых операций, который под действием сигналов от блока 1 управлени и синхронизации, поступающих через управл ющий вход 46 блока 12 стековой пам ти операндов, вырабатывает п ть сигналов управлени формированием адреса обращени (Чтение из стека, Запись в стек, Чтение при откачке, Запись при подкачке и Сдвиг указател стека), поступающих в узел 33 стековой адресации. Управление коммутатором 35 производитс также через управл ющий вход 46 (микрокоманды подкачки/откачки, стековых операций и обычного обращени в стек). В узле 34 стековых операций хранитс и модифицируетс информаци о длине пол обращени к стеку и о дескрипторе стека, указывающем на длину и размещение в стеке операнда, к которому осуществл етс доступ. Длина пол обращени может устанавливатьс по информации из блока 4 настройки, блока 10 установки типа и длины пол данных и фиксированной (нулевой) чейки первого блока буферной пам ти в блоке 8 дескрипторов. Эти данные поступают в узел 34 стековых операций через входы 38-40 блока 12 стековой пам ти операндов. Значение текущей длины выдаетс через выход 44 блока 12 стековой пам ти операндов. При операци х откачки/подкачки это значение содержит также номер начального бита в М-разр д- ном слове. Узел 34 стековых операций вырабатывает сигналы Текуща длина равна нулю, Пересечение позиции стека и Пересечение границ стека, которые через управл ющий выход 48 блока 12 стековой пам ти операндов передаютс в блок 1 управлени и синхронизации дл организации условных переходов и циклов. Дескриптор текущего операнда содержит три секции: смещение в глубине стека, начальный адрес в стековой позиции и длины пол текущего операнда. Все три секции могут быть модифицированы на длину пол обращени и на единицу. Поле смещени задает смещение искомой позиции стека относительно вершины в байтах. При откачке/подкачке эта

секци используетс как счетчик количества передаваемых позиций. Секции начального адреса и длины операнда позвол ют обращатьс к операнду по част м, что особенно 5 необходимо, если размер позиции стека больше разр дной сетки процессора. Начальный адрес задает смещение в битах начала пол обращени относительно начала позиции, а длина пол - число битов в поле

10 обращени . Дескриптор хранитс в регистре , доступном на микропрограммном уровне . Св зь этого регистра с коммутатором 13 данных осуществл етс через вход 37 и выход 45 блока 12 стековой пам ти операндов.

5При выполнении микрокоманды Смена

дескриптора стека новый дескриптор заноситс в регистр из первого блока буферной пам ти в блоке 8 дескрипторов через вход 40 блока 12 стековой пам ти операндов, а

0 старый дескриптор передаетс в узел буферной пам ти через выход 45 блока 12 стековой пам ти операндов и коммутатор 13 данных. Сигналы, индицирующие неверное обращение к стеку, передаютс в узел 34

5 стековых операций узла 33 стековой адресации , Они вызывают блокировку исполнени микрокоманд работы со стеком и управл ют исполнением микрокоманды откачки/подкачки .

0Коммутатор 35 предназначен дл выбора источника информации, записываемой в узел 32 хранени операндов. При выполнении микрокоманды откачки/подкачки выбираетс информаци , поступающа от. блока

5 11 на вход 42 блока 12 стековой пам ти операндов, при выполнении микрокоманды стековой арифметико-логической операции - информаци из кольцевого арифметико-логического блока 14 через

Q 41. При исполнении других микрокоманд работы со стеком через вход 36 блока 12 стековой пам ти операндов поступает информаци из блока 7 сдвига, сдвинута по месту,

5 На фиг.10 представлена часть микрокоманд (в основном дл работы со стеком). Кажда микрокоманда состоит из 16 битов. Часть этих битов от 3 до 12 содержит код микрокоманды. Оставшиес биты указываQ ют конкретные регистры или их адресуемые части, различные выходные функции кольцевого арифметико-логического блока, варианты исполнени микрокоманд или длины полей.

5Перва микрокоманда Пересылка регистрова имеет код 0001 в старшей тетраде . Следующие шесть битов указывают источник данных (регистр или псевдорегистр , например результат арифметико-логической операции над содержимым

егистров правого и левого операндов), осавшиес шесть битов указывают регистр- приемник данных.

Микрокоманда Пересылка буферна правл ет передачей данных между регистрами и буферной пам тью. При этом разр ды 6-11 указывают на регистр, разр ды 0-3 - адрес в буферной пам ти, разр д 4 указывает, с каким блоком (А или Б) буферной пам ти ведетс пересылка, разр д 5 задает направление обмена.

Микрокоманда Пересылка с ОП управл ет обменом с основной пам тью. Разр ды 0-4 задают длину пол обмена (если их значение равно 0, длина задаетс блоком 4 настройки), разр д 5 - направление пол , разр ды 6-7 задают регистр, участвующий в обмене (регистр левого операнда, регистр правого операнда, первый или второй регистр общего назначени ), разр д 11 указывает направление обмена, Если длина операнда превышает разр дную сетку процессора , то обмен происходит за несколько обращений к основной пам ти. При этом каждбе обращение сопровождаетс перемещением начальной точки отсчета адреса на длину пол обращени , т.е. модификацией дескриптора основной пам ти, расположенного в блоке дескрипторов. Варианта модификации заданы в разр дах 8-10 микрокоманды .

Микрокоманда Отсчет осуществл ет модификацию дескриптора основной пам ти . При этом разр ды 5-7 задают вариант модификации, а разр ды 0-4 - константу модификации аналогично микрокоманде Пересылка с ОП.

Микрокоманда Переход управл ет последовательностью исполнени микрокоманд , модифициру значение в регистре адреса микрокоманды на величину, задаваемую в разр дах 0-11. Разр д 12 указывает на знак модификации (направление перехода ).

Микрокоманда Перенос устанавливает значение переноса в блоке 9 настройки по значению переноса или заема на выходе кольцевого арифметико-логического блокг) 14 либо непосредственно в О или в 1.

Микрокоманда Отсчет стековый выполн ет модификацию дескриптора стека операндов, расположенного в блоке 34 стековых операций (секции начального адреса и длины операнда), на величину, задаваемую в разр дах 0-4 (при равенстве нулю этого значени величина модификации задаетс значением длины пол обращени к стеку, на которую настроен блок 34 стековых операций). Вариант модификации задаетс разр дами 5-7 микрокоманды,

Микрокоманда Чтение стековое управл ет выборкой пол данных из стека операндов в регистр, задаваемый разр дом 8 микрокоманды (регистр левого или правого

операнда). Длина пол обращени задаетс в разр дах 0-4 (при равенстве его нулю длина задаетс значением из блока 34 стековых операций). Разр ды 6-7 задают вариант модификации стекового дескриптора, а разр д

5 управл ет перемещением указател вершины стека. Если длина позиции стека превышает длину пол обращени , то выборка операнда осуществл етс за несколько обращений к стеку. При промежуточных обращени х , а также при обращении за операндом по смещению в глубину стека указатель вершины стека перемещать не следует.

Микрокоманда Запись стекова управл ет записью пол из первого регистра общего назначени в одну из позиций стековой пам ти. Назначение полей в разр дах 0-7 микрокоманды аналогично микрокоманде Чтение стековое.

Микрокоманда Модификаци указател управл ет перемещением указател вершины стека операндов. Разр ды 2-3 микрокоманды задают либо им одного из

регистров (левого или правого операндов, первого общего назначени ), значение кото- рого используетс дл модификации указател , либо модификацию указател стека на одну .позицию стека. Разр д 1 задает направление модификации. Разр д 0 управл ет пропуском следующей микрокоманды при выходе указател за пределы стека.

Микрокоманда Обмен стековый управл ет сменой стекового дескриптора в узле стековых операций. При этом новое значение дескриптора выбираетс из бу- . ферной пам ти в блоке дескрипторов по адресу , заданному разр дами 0-3 микрокоманды, а старое значение помещаетс в эту же пам ть по адресу, заданному разр дами 4-7.

Микрокоманда Настройка стекова управл ет настройкой узла 34 стековых операций на длину пол обращени к стеку по

Q комбинаци м значений из блока 4 настройки (ДЛ), блока 8 дескрипторов (ПБ или нулева чейка МПА) и узла 34 стековых операций (РУС). Разр ды 1-3 микрокоманды задают варианты комбинаций. Узел 34

е стековых операций настраиваетс на длину, равную наименьшему значению в комбинации в пределах разр дной сетки процессора . Разр д 0 управл ет пропуском следующей микрокоманды, если результат настройки равен нулю.

Микрокоманда Настройка длины упавл ет обменом значением длины обращени к стеку операндов между узлом 34 тековых операций и одним из регистров: евого , правого операнда, первым, вторым бщего назначени или блоком настройки. Разр ды 1-3 микрокоманды задают им регистра , с которым происходит обмен, а разр д 0 задает направление обмена.

Микрокоманда Сдвиг Т управл ет циклическим и ациклическим сдвигами влево содержимого второго регистра общего назначени и записью сдвинутого значени в регистр, указанный разр дами 6-11 микокоманды .Тип сдвига задаетс разр дом , Разр ды 0-4 задают константу сдвига случае нулевого значени этих разр дов в ачестве константы сдвига используетс соержимое блока настройки.

Микрокоманда Очистка регистрова управл ет сбросом в ноль содержимого регистров левого, правого операндов, первого , второго общего назначени , блока настройки, регистров дескриптора в блоке

дескрипторов в произвольном наборе. Требуемый набор регистров и блоков задаетс разр дами 0-7 микрокоманды.

Микрокоманда Арифметико-логическа операци стекова управл ет выполнением одной из арифметических или логических операций над операндами, хран щимис в стеке операндов. Результат помещаетс в верхнюю позицию стека, занимаемую одним из операндов. Разр ды 1-3 микрокоманды задают операцию согласно таблице на фиг.11. Если размер позиции стека превышает размер разр дной сетки процессора, то микрокоманда организует несколько обращений к стеку операндов с модификацией стекового дескриптора.

Микрокоманда Подкачка/откачка стекова управл ет обменом информацией между блоком 12 стековой пам ти операндов и основной пам тью, организу в основной пам ти продолжение стека. Разр д О микрокоманды указывает направление обмена . Объем обмениваемой информации кратен размеру позиции стека операндов. Стековый дескриптор в секции смещени задает количество позиций, подлежащих обмену. Если размер позиции превышает разр дную сетку процессора, то позици передаетс за несколько обращений к блоку 12 стековой пам ти операндов и к блоку 11 с основной пам тью. После завершени подкачки/откачки указатель вершины стека операндов сдвигаетс вверх или вниз на количество подкачанных или откачанных позиций.

Исполнение микрокоманды Арифметико-логическа операци стекова может

0

5

0

5

0

5

0

5

0

5

быть по снено на примере выполнени сложени двух операндов А и В.

Пусть разр дна сетка процессора п 24,обьем пам ти в узле 32 хранени операндов VCTBK 256 байт, размер позиции стека, на который настроен узел 33 стековой адресации , РПС 9 байт, доступ к стеку осуществл етс одновременно по четырем байтам N 4. Пусть стек заполнен, например , п тью позици ми (УВ 5x9 45), операнд А находитс в позиции стека операндов на две позиции ниже вершины, а операнд В - в позиции на вершине стека операндов. Расположение операндов в стеке относительно дна стека показано на фиг.12.

Стековый дескриптор дл операции стекового сложени должен иметь следующие значени в своих позици х: смещение СМ 2x9 18, начальный адрес стековый НАС 0, длина позиции стека ДПС 72,

Операци стекового сложени выполн етс за несколько машинных тактов. В первом такте осуществл етс подготовка и обращение в стек за операндом А и его выборка в регистр 2 левого операнда. При п 24 длина пол обращени не может превышать 24 бита. Если , то длина пол обращени устанавливаетс 24 бита независимо от настройки узла 34 стековой адресации . Подготавливаютс адрес позиции операнда А в узле 32 хранени операндов и константа циклического сдвига (например, влево) выбранного слова в блоке 7 сдвига. Она равна КСДВ CM mod N 2 байта. - Затем осуществл етс выборка операнда А (младшие 24 разр да), сдвиг его в блоке 7 сдвига и запись в регистр 2 левого операнда Через первый коммутатор 15. Во втором такте производитс подготовка адреса обращени за операндом В, осуществл етс выборка операнда В, передача его через второй коммутатор 16 на второй вход кольцевого арифметико-логического блока 14, запись результата в стек по маске на место младших 24 разр дов операнда В (адреса в пам ти не измен ютс ) и модифицируетс стековый дескриптор: НАС увеличиваетс на 24, а ДПС уменьшаетс на 24. Значение переноса запоминаетс в блоке 9 установки переноса. В следующих двух тактах ( третьем и четвер- том) повтор ютс действи первого и второго тактов над следующим 24-разр дным полем операндов А и В . В п том и шестом тактах обрабатываютс старшие 24 разр да операндое Л и В. Во всех тактах при изменении ДПС анализируетс его соотношение с разр дной сеткой. Если

, то длина пол доступа устанавливаетс равной ДПС. Микрокоманда выполн етс до обнулени ДПС (в данном случае 6 тактов). При обнулении ДПС узлом 33 стековой адресации вырабатываетс сигнал, индицирующий пересечение границы позиции стека. По этому сигналу вырабатывает- сй признак окончани стековой микрокоманды, который передаетс через вт орой управл ющий выход блока 12 стеко- в0й пам ти операндов на первый управл ю- Щ Мй вход блока 1 управлени и синхронизации и разрешает переход к вы- прлнению следующей микрокоманды.

Исполнение микрокоманды Подкачка/откачка стекова можно по снить на примере откачки четырех позиций стека операндов в основную пам ть. Дл этого в узе л 34 стековых операций должен быть помещен стековый дескриптор, имею - щий следующие значени в своих пол х: СМ- 36, НАС О, ДПС 72.

Откачка также выполн етс за несколько машинных тактов. В первом такте осуществл етс выборка младшего пол операнда длиной 24 бита на дне стека и помещение его в блок 11 через первый выход блока 12 сгековой пам ти операндов и п тый вход блока 11. Адрес этого пол вырабатываетс в узле 33 стековой адресации по соответствующим сигналам от узла 34 стековых операций с использованием значени регистра указател дна стека. Передача выбранного пол осуществл етс в составе байтного слова. Поскольку размер позиции стека и Передаваемого слова кратен байтудо младшие три разр да значени длины пол обмена предполагаютс равными нулю и используютс дл передачи в контроллер основной пам ти информации о положении младшего байта выбранного пол в передаваемом слове. Эта информаци передаетс через второй выход блока 12 стековой пам - операндов в блок 4 настройки через его п тый вход и через его первый выход поступает на второй вход блока 11. Адрес пол в основной пам ти передаетс с четвертого выхода блока 8 дескрипторов на третий вход блока 11. Затем происходит модификаци стекового дескриптора в узле 34 стековых операций и дескриптора основной пам ти в блоке 8 дескрипторов на длину выбранного пол В стековом дескрипторе модифицируютс пол НАС и ДПС: НАС увеличиваетс , а ДПС уменьшаетс на длину пол (то есть на 24). Дескриптор основной пам ти модифицируетс аналогично.

Во втором такте выбираетс следующа порци операнда, а выбранна порци передаетс в основную пам ть Дескрипторы

0

5

0

5

0

5

0

5

также модифицируютс . В третьем такте повтор ютс действи , описанные дл первого и второго тактов над старшей порцией операнда.

После модификации стекового дескриптора вырабатываетс сигнал пересечени границы позиции стека, по которому в стековом дескрипторе восстанавливаютс первоначальные значени полей НАС и ДПС, а поле СМ уменьшаетс на длину позиции стека. При этом также осуществл етс увеличение значени указател дна и уменьшение значени указател вершины стека на длину позиции стека. Таким образом, абсолютное значение адреса вершины стека не измен етс .

В следующих дев ти тактах повтор ютс действи , описанные дл первых трех тактов, и откачиваютс следующие три позиции стека. В последнем, двенадцатом такте после модификации стекового дескриптора поле СМ обнул етс , поэтому на втором управл ющем выходе блока 12 стековой пам ти операндов вырабатываетс сигнал завершени стековой операции, передаваемый на первый управл ющий вход блока 1 управлени и синхронизации. Этот же сигнал может быть выработан и при опустошении стека (т.е. при обнулении указател верхней позиции стека). Это произойдет , если значение в поле СМ больше значени указател верхней позиции.

Последн порци данных передаетс в основную пам ть контроллером основной пам ти при исполнении следующей микрокоманды .

Операци подкачки осуществл етс аналогично, однако данные в составе М-бай- тного слова передаютс с третьего выхода блока 11 на седьмой вход данных блока 12 стековой пам ти операндов сдвинутыми по месту. При подкачке модификаци дескрипторов происходит при поступлении данных в блок 12 стековой пам ти операндов, а контролируетс ситуаци переполнени стека. Во всех случа х при завершении микрокоманды Подкачка/откачка стекова по контролю границ стека в поле СМ записано количество позиций стека, которые не удалось перекачать. Эта информаци может быть использована при анализе результатов подкачки или откачки следующими микрокомандами .

Фо-рмула изобретени 1. Процессор микропрограммируемой ЭВМ, содержащий блок управлени и синхронизации , регистр левого операнда, регистр правого операнда, блок настройки, первый и второй регистры общего назначени , блок сдвига, блок дескрипторов, блок установки переноса, блок установки типа и длины пол данных, блок ввода-вывода, блок стековой пам ти операндов, коммутатор данных, причем первый управл ющий выход блока настройки соединен с первым управл ющим входом блока сдвига, первый выход данных блока настройки соединен с первыми входами данных блока установки типа и длины пол данных, блока дескрипторов , блока ввода-вывода и блока стековой пам ти операндов, выход второго регистра общего назначени подключен к первому входу данных блока сдвига, первый выход данных блока дескрипторов соединен с вторым входом данных блока стековой пам ти операндов, второй выход данных блока дескрипторов соединен с вторым входом данных блока установки типа и длины пол - данных и с третьим входом данных блока стековой пам ти операндов, третий выход данных олока дескрипторов соединен с вторым входом данных блока ввода-вывода, четвертый выход данных блока дескрипторов соединен с третьим входом данных блока установки типа и длины пол данных, управл ющий выход блока установки типа и длины пол данных соединен с первым управл ющим входом блока управлени и синхронизации , первый и второй выход данных блока установки типа и длины пол данных соединены соответственно с первым и вторым входами данных блока настройки, третий вход данных блока ввода-вывода соединен с входом данных процессора, пер вый выход данных блока ввода-вывода соединен с выходом данных процессора, пер- .вый выход данных блока сдвига соединен с

четвертый входом данных блока стековой пам ти операндов, первый и второй выходы i блока стековой пам ти операндов соединены соответственно с вторым и третьим входами данных блока сдвига, первый и второй управл ющие выходы блока стековой пам ти операндов соединены соответственно с 1 вторым управл ющим входом блока сдвига и вторым управл ющим, входом блока управлени и синхронизации, выход блока установки переноса соединен с третьим входом данных блока настройки, первый выход регистра левого операнда, выход регистра правого операнда, информационный выход блока управлени и синхронизации, выход первого регистра общего назначени , третий выход данных блока стековой пам ти операндов, п тый выход данных блока дескрипторов, второй выход данных блока настройки, второй выход данных блока ввода-вывода, выход второго регистра общего назначени и первый выход блока

0

5

0

5

0

5

0

5

0

5

сдвига соединены соответственно с первого по дес тый информационными входами коммутатора данных, выход коммутатора данных соединен с информационным входом блока управлени и синхронизации, с п тым входом данных блока стековой пам ти операндов , с первым входом данных Олока дескрипторов , с четвертыми входами данных блоков настройки и ввода-вывода и с информационными входами регистра правого операнда, первого и второго регистров общего назначени , управл ющие входы регистров левого и правого операндов, блока настройки, первого и второго регистров общего назначени , блока установки переноса , блока установки типа и длины пол данных, блока ввода-вывода,блока стековой пам ти операндов, коммутатора данных, блока дескрипторов и третий управл ющий вход блока сдвига соединены соответственно с первого по двенадцатый управл ющими выходами блока управлени и синхронизации, выход синхронизации которого вл етс выходом синхронизации внешних объектов процессора, отличающийс тем, что, с целью повышени производительности, в него введены кольцевой арифметико-логический блок и два коммутатора, причем второй выход регистра левого операнда соединен с первым ин- формационным входом кольцевого арифметико-логического блока, первый информационный вход первого коммутатора соединен с выходом коммутатора данныхТ выход первого коммутатора соединён с информационным входом регистра левого операнда, выход регистра правого операнда соединен с первым информационным входом второго коммутатора, выход которого подключен к второму информационному входу кольцевого арифметико-логического блока, первый выход данных блока стековой пам ти операндов соединен с вторым информационным входом второго коммутатора и с п тым входом данных блока ввода-вывода, второй выход данных блока стековой пам ти операндов подключен к п . тому входу данных блока настройки, второй выход блока сдвига соединен с вторым информационным входом первого коммутатора , первый, второй и третий выходы результата кольцевого арифметико-логического блока соединены соответственно с одиннадцатым информационным входом ко ммутатора данных, с шестым входом данных блока стековой пам ти операндов и с входом данных блока установки переноса, первый управл ющий вход кольцевого арифметико-логического блока, управл ющие входы первого и второго коммутаторов

соединены соответственно с тринадцатого по п тнадцатый управл ющими выходами блока управлени и синхронизации, первый управл ющий выход блока настройки соединен с вторым управл ющим входом кольцевого арифметико-логическ.ого блока, первый управл ющий выход блока стековой пам ти операндов соединен с третьим управл ющим входом кольцевого арифмети- кр-логического блока, третий выхо д данных ввода-вывода соединен с седьмым входом данных блока стековой пам ти опе- рЬндов.

2. Процессор по п.1, о т л и ч а ю щ и й- с тем, что кольцевой арифметико-логический блок содержит N байтовых арифметико-логических узлов с переменной длиной пол данных, N двухвходовых коммутаторов м,М-входовый коммутатор (где N п/8 при разр дности кольцевого арифметико-логического блока, равной п), первую группу вы- х здных усилителей и вторую группу выходных усилителей , причем 1-й разр д первого входа результата кольцевого ариф- м|етико-логического блока соединен с 1-м разр дом первого информационного входа соответствующего байтового арифметико- лргического узла с переменной длиной пол данных, 1-й разр д второго информационно- гр входа кольцевого арифметико-логическо- гр блока соединен с -м разр дом второго информационного входа соответствующего байтового арифметико-логического узла с геременной длиной пол данных, -й разр д выхода результата соответствующего Еййтового арифметико-логического узла с

5

переменной длиной пол данных подключен к i-м входам выходных усилителей первой (I f, (N ) и второй (I Т7п) групп, выходы которых вл ютс соответственно i-м разр дом первого и второго выходов результата кольцевого арифметико-логического блока, первый управл ющий вход кольцевого арифметико-логического блока

соединен с первыми управл ющими входами N байтовых арифметико-логических уз,- лов с переменной длиной пол данных, второй управл ющий вход кольцевого арифметико-логического блока боединен с первыми информационными входами N двухвходовых коммутаторов и вторыми управл ющими входами N байтовых арифметико-логических узлов с переменной длиной пол данных, третий управл ющий вход кольцевого арифметико-логического блока сое0 Дйнен с управл ющими входами N Гдвухвходовых коммутаторов, N-входового коммутатора и третьими управл ющими входами N байтовых арифметико-логических узлов с переменной длиной пол дан5 ных, выход переноса j-ro байтового арифметико-логического узла с переменной длиной пол данных соединен г, вторым информационным входом k-ro двухвходового коммутатора и j-м информационным вхоо дом N-входового коммутатора (где j fTT3, k j + 1 mod N), выход J-ro двухвходового коммутатора соединен с входом переноса j-ro байтового арифметико-логического узла с переменной длиной пол данных выход N-входового коммутатора вл етс третьим выходом результата кольцевбго арифметико-логического блока.

5

.- „ ---

7 ч I v

fiE-CK e C.Э -оэох 5 i.ARO.i,

uЈЈ-cj: v-Q-c 3«-чэо 3t г.чс1.

ct o,cv съ ( со сьм о О

Г

СП

ю 1 о со го

Ј

Сч tXl

У 35 W kl

iffy 45 J7 J3 59 ДО

tf565859

Фиг, 5

73 72

7/ 57 68 69 70

/7

Фиг. б

г

83 86

18

8

80 в/ Фиг. 7

84 87

Упр.

г

О 1

U

-Н 89

L...

УпрМл ПБ БПФ

г

v v v

L.

v

да ,

fЈ7«; (дгц)

Фиг. 9

Перенос

Т1

J

Фиг.8

см

IS

Стековый дескриптор Фиг. 12

Стек операндов НАС

МПС

72

Claims

Формула изобретения

1. Процессор микропрограммируемой ЭВМ, содержащий блок управления и синхронизации, регистр левого операнда, регистр правого операнда, блок настройки, первый и второй регистры общего назначе17 ния, блок сдвига, блок дескрипторов, блок установки переноса, блок установки типа и длины поля данных, блок ввода-вывода, блок стековой памяти операндов, коммутатор данных, причем первый управляющий выход блока настройки соединен с первым управляющим входом блока сдвига, первый выход данных блока настройки соединен с первыми входами данных блока установки типа и длины поля данных, блока дескрипторов, блока ввода-вывода и блока стековой паг/йти операндов, выход второго регистра общего назначения подключен к первому входу данных блока сдвига, первый выход данных блока дескрипторов соединен с вторым входом данных блока стековой памяти операндов, второй выход данных блока дескрипторов соединен с вторым входом данных блока установки типа и длины поляданных и с третьим входом данных блока стековой памяти операндов, третий выход данных олока дескрипторов соединен с вторым входом данных блока ввода-вывода, четвертый выход данных блока дескрипторов соединен' с третьим входом данных блока установки типа и длины поля данных, управляющий выход блока установки типа и длины поля данных соединен с первым уп равляющим входом блока управления и син; хронизации, первый и второй выход данных i блока установки типа и длины поля данных ^: соединены соответственно с первым и вторым входами данных блока настройки, третий вход данных блока ввода-вывода соединен с входом данных процессора, пёр^ вый выход данных блока ввода-вывода соединен с выходом данных процессора, пер-вый выход данных блока сдвига соединен с четвертым входом данных блока стековой ; памяти операндов, первый и второй выходы ί блока стековой памяти операндов соединеj ны соответственно с вторым и третьим входами данных блока сдвига, первый и второй ^управляющие выходы блока стековой памяти операндов соединены соответственно с i вторым управляющим входом блока сдвига и вторым управляющим, входом блока уп, равления и синхронизации, выход блока установки переноса соединен с третьим входом данных блока настройки, первый выход регистра левого операнда, выход регистра правого операнда, информационный выход блока управления и синхронизации, выход первого регистра общего назначения, третий выход данных блока стековой памяти операндов, пятый выход данных блока дескрипторов, второй выход данных блока настройки, второй выход данных блока ввода-вывода, выход второго регистра общего назначения и первый выход блока сдвига соединены соответственно с первого по десятый информационными входами коммутатора данных, выход коммутатора данных соединен с информационным входом блока управления и синхронизации, с пятым входом данных блока стековой памяти операндов, с первым входом данных блока дескрипторов, с четвертыми входами данных блоков настройки и ввода-вывода и с информационными входами регистра правого операнда, первого и второго регистров общего назначения, управляющие входы регистров левого и правого операндов, блока настройки, первого и второго регистров общего назначения, блока установки переноса, блока установки типа и длины поля данных, блока ввода-вывода,блока стековой памяти операндов, коммутатора данных, блока дескрипторов и третий управляющий вход блока сдвига соединены соотв₽уственно с первого по двенадцатый управляющими выходами блока управления и синхронизации, выход синхронизации которого является выходом синхронизации внешних объектов процессора, отличающийся тем, что, с целью повышения производительности, в него введены кольцевой арифметико-логический блок и два коммутатора, причем второй выход регистра левого операнда соединен с первым информационным входом кольцевого арифметико-логического блока, первый информационный вход первого' коммутатора' соединен с выходом коммутатора данных? выход первого коммутатора соединён с информационным входом регистра левого операнда, выход регистра правого операнда соединен с первым информационным входом второго коммутатора, выход которого подключен к второму информационному входу кольцевого арифметико-логического блока, первый выход данных блока стековой памяти операндов соединен с вторым информационным входом второго коммутатора и с пятым входом данных блока ввода-вывода, второй выход данных блока стековой памяти операндов подключен к пя;_ тому входу данных блока настройки, второй выход блока сдвига соединен с вторым информационным входом первого коммутатора, первый, второй и третий выходы результата кольцевого арифметико-логического блока соединены соответственно с одиннадцатым информационным входом коммутатора данных, с шестым входом данных блока’стековой памяти операндов и с входом данных блока установки переноса, первый управляющий вход кольцевого арифметико-логического блока, управляющие входы первого и второго коммутаторов

19 1697082.

соединены соответственно с тринадцатого по пятнадцатый управляющими выходами блока управления и синхронизации, первый управляющий выход блока настройки соединен с вторым управляющим входом кольцевого арифметико-логического блока, первый управляющий выход блока стековой памяти операндов соединен с третьим управляющим входом кольцевого арифметик0 логического блока, третий выхо'д данных бЬока ввода-вывода соединен с седьмым вводом данных блока стековой памяти операндов.

2. Процессор по п.1, о т л и ч а ю щ и йс я тем, что кольцевой арифметико-логический блок содержит N байтовых арифметико-логических узлов с переменной длиной прля данных, N двухвходовых коммутаторов и|1Ч-входовый коммутатор (где N = п/8 при разрядности кольцевого арифметико-логического блока, равной п), первую группу вых|одных усилителей и вторую группу выходных усилителей’, причем l-й разряд первого входа результата кольцевого арифметико-логического блока соединен с 1-м разрядом первого информационного входа соответствующего байтового арифметикологического узла с переменной длиной поля данных, i-й разряд второго информационно го входа кольцевого арифметико-логическогр блока соединен с 1-м разрядом второго Информационного входа соответствующего байтового арифметико-логического узла с переменной длиной поля данных, l-й разряд выхода результата соответствующего байтового арифметико-логического узла с переменной длиной поля данных подключен к 1-м входам выходных усилителей первой (I = ϊ, (N -1J 8) и второй (i = Τ7ή) групп, ₅ выходы которых являются соответственно ϊ-м разрядом первого и второго выходов результата кольцевого арифметико-логического блока, первый управляющий вход кольцевого арифметико-логического блока соединен с первыми управляющими входами N байтовых арифметико-логических уз,лов с переменной длиной поля данных, второй управляющий вход кольцевого арифметико-логического блока боединен с первыми информационными входами N '⁵ двухвходовых коммутаторов и вторыми управляющими входами N байтовых арифметико-логических узлов с переменной длиной поля данных, третий управляющий вход кольцевого арифметико-логического блока сое20 дйнен с управляющими входами N Гдвухвходовых коммутаторов, N-входового коммутатора и третьими управляющими входами N байтовых арифметико-логических узлов с переменной длиной поля дан25 ных, выход переноса ]-го байтового арифметико-логического узла с переменной длиной поля данных соединен с вторым информационным входом k-го двухвходового коммутатора и j-м информационным вхо30 дом N-входового коммутатора (где J = Ϊ7Τ), к = [j + 1] mod N), выход J то двухвходового коммутатора соединен с входом переноса j-ro байтового арифметико-логического узла с переменной длиной поля данных выход ₃₅ N-входового коммутатора является третьим выходом результата кольцевдго арифметико-логического блока.

Фиг. 5

Фиг. к

5/ 52 55

55 55

Фиг. 5

Фиг. 8

Упр Дп ПБ БПФ

Фиг. 9

Наз8ание Разряды микрокоманды 15 14 13 12 п 10 9 δ 7 δ 5 ❖ 3 2 1 0 Пересылка регистровая 0 0 0 1 Адрес регистра источника Адрес регистра назначения ' Пересыпка буферная 0 0 10 Адрес регистра истоинико/назн. Чт] βη 1! 2 Адрес буфер нойпамяти Пересыпка а ;.>ОП 0 0 11 Чт/ /Зя Вариант Дггьар обмена Длина поля Отсчет 0 0 0 0 0 110 вариант Длина Переход 1 1 0 +/ Нонстанта переадресации Перенос 0 0 0 0 0 0 0 0 0 10 0 ί 1 0 Отсчет стековый 0 0 0 0 10 11 вариант Длина Чтение стековое 0 0 0 0 1 1 1 Зарианя Длина Запись стековая 0 0 0 0 110 1 Зареана Длина Модификация указателя 0 0 0 0 0 0 0 0 1110 Зеюсф Зонныг Обмен стековый 0 0 0 0 110 0 ЛВрес казна чения /Юресис- Настройка стековая 0 0 0 0 0 0 0 0 110 0 вариант 1 Настройка длины 0 0 0 0 0 0 0 0 110 1 Вариант 1 СдВиг - Т 10 10 Адрес регистра назначения Ί де величина сдвига Очистка регистровая 0 0 0 0 0 0 11 вар и ант Арифметика· логическая операция стековая 0 0 0 0 0 0 0 0 1110 Операция Лодкочко/откачка стековая 0 0 0 0 0 0 0 0 1111

(Риг. 10

Варианты Код Операция ООО Сумма А и 8 0 0 1 Разность А и 8 0 1 0 Сумма А и В по mad? 0 1 1 Конъюнкция Айв 1 0 0 'Дизъюнкция А и 8 1 0 1 Ннберсия 8 1 1 0 Рересьмна А 8 В 1 1 1 Разность в и А

Фиг. 11

«5 88 ⁴⁴ 8Ί ^W 86 85 ⁹¹ S3 ³⁵ 82 ³⁹ 81 ” 55 39 55 32 5/ 30 29 28 21 20 25 29 А5 ²³ АН ²² AJ ²¹ А2 ²⁰ А! ¹⁹ АО '⁸ 1? 16 15 10 13 12 11 ю . 9 ------Г 7 6 5 9 5 2

Стек операндов ____СМ НАС ДПС ί ' * '_____I g [ 72 1

Стековый дескриптор

Фив. 12