JPS61232794A - 非同期信号バツフア回路 - Google Patents
非同期信号バツフア回路Info
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- JPS61232794A JPS61232794A JP7189385A JP7189385A JPS61232794A JP S61232794 A JPS61232794 A JP S61232794A JP 7189385 A JP7189385 A JP 7189385A JP 7189385 A JP7189385 A JP 7189385A JP S61232794 A JPS61232794 A JP S61232794A
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- clock
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- flop
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数チャンネルのダイヤル信号や監視信号等
の交換機接続用制御信号の情報を、非同期クロックへ受
渡す必要を有する信号変換装置に使用される非同期信号
バッファ回路に関する。
の交換機接続用制御信号の情報を、非同期クロックへ受
渡す必要を有する信号変換装置に使用される非同期信号
バッファ回路に関する。
接続されるべき２つの交換器が、それぞれ相異なる信号
方式のもとに動作している場合には１両者を接続させる
ためにそれぞれの信号方式の相互変換を行う装置が必要
となる。
方式のもとに動作している場合には１両者を接続させる
ためにそれぞれの信号方式の相互変換を行う装置が必要
となる。
第５図はこのような２つの交換機の間で信号変換を行う
装置の一般的なプロ、り構成を示す。図中、二点鎖線部
分は搬送化線路を示している。第５図において、第１交
換機１及び第２交換機６かも出力された複数チオンネル
の交換機接続用制御信号と音声信号はそれぞれ、搬送化
の後伝送され。
装置の一般的なプロ、り構成を示す。図中、二点鎖線部
分は搬送化線路を示している。第５図において、第１交
換機１及び第２交換機６かも出力された複数チオンネル
の交換機接続用制御信号と音声信号はそれぞれ、搬送化
の後伝送され。
それぞれ第１信号受信部２及び第２信号受信部７に入力
される。第１信号受信部２及び第２信号受信部７におい
ては、前記制御信号のみを抽出し。
される。第１信号受信部２及び第２信号受信部７におい
ては、前記制御信号のみを抽出し。
それぞれ各チャンネルの制御信号が論理値°“１”ある
いは“０＃で示される時分割多重信号２０及び７０とし
て出力する。第１信号受信部２及び第２信号受信部７は
それぞれ非同期のクロックで動作している。このため、
第１バッファ回路４は時分割多重信号７０を入力し２時
分割多重信号２０にビット同期し、チャンネル位置も同
じ時分割多重信号４０を出力する。同様に、第２バッフ
ァ回路９は時分割多重信号９０を出力する。第１信号変
換部３は時分割多重信号２０及び時分割多重信号４０に
対して適切な信号変換を行った後、第２交換機６に伝え
るべき制御信号を第１信号送信部５に出力する。第１信
号送信部５は第１信号変換部３の出力を搬送化した後線
路に出力する。同様に、第２信号変換部８は時分割多重
信号７０及び時分割多重信号９０に対して適切な信号変
換を行った後。
いは“０＃で示される時分割多重信号２０及び７０とし
て出力する。第１信号受信部２及び第２信号受信部７は
それぞれ非同期のクロックで動作している。このため、
第１バッファ回路４は時分割多重信号７０を入力し２時
分割多重信号２０にビット同期し、チャンネル位置も同
じ時分割多重信号４０を出力する。同様に、第２バッフ
ァ回路９は時分割多重信号９０を出力する。第１信号変
換部３は時分割多重信号２０及び時分割多重信号４０に
対して適切な信号変換を行った後、第２交換機６に伝え
るべき制御信号を第１信号送信部５に出力する。第１信
号送信部５は第１信号変換部３の出力を搬送化した後線
路に出力する。同様に、第２信号変換部８は時分割多重
信号７０及び時分割多重信号９０に対して適切な信号変
換を行った後。
第１交換機ｌに伝えるべき制御信号を第２信号送信部１
０に出力する。第２信号送信部１０は第２信号変換部８
の出力を搬送化した後線路側に出力する。
０に出力する。第２信号送信部１０は第２信号変換部８
の出力を搬送化した後線路側に出力する。
ところで、従来のバッファ回路は１例えば第１バッファ
回路について言えば、第６図のように構成されている。
回路について言えば、第６図のように構成されている。
すなわち２時分割多重信号７０をシリアルーノクラレル
変換回路４１により、チャンネル毎に情報を論理値“１
″あるいは“０″に展開する。その後、第１信号受信部
２や第１信号変換部３を動作させているクロックを用い
たパラレル−シリアル変換回路４２により、再びチャン
ネル毎の情報を時分割多重信号４０に変換し出力するよ
う構成されている。このため、チャンネル数の増加ある
いは、情報の種類の増加に比例してシリアル−ｉｅラレ
ル変換回路４１及び・ぞラレルーシリアル変換回路４２
の回路規模が大きくなるという欠点がある。
変換回路４１により、チャンネル毎に情報を論理値“１
″あるいは“０″に展開する。その後、第１信号受信部
２や第１信号変換部３を動作させているクロックを用い
たパラレル−シリアル変換回路４２により、再びチャン
ネル毎の情報を時分割多重信号４０に変換し出力するよ
う構成されている。このため、チャンネル数の増加ある
いは、情報の種類の増加に比例してシリアル−ｉｅラレ
ル変換回路４１及び・ぞラレルーシリアル変換回路４２
の回路規模が大きくなるという欠点がある。
本発明の目的は、バッファ回路を時分割多重信号のまま
処理するよう構成することにより、前記欠点を除去する
ことにある。
処理するよう構成することにより、前記欠点を除去する
ことにある。
本発明に係る非同期信号バッファ回路は、論理値“１″
あるいはパ０”で示される時分割多重化された複数チャ
ンネルの監視信号やダイヤル信号などの交換機接続用制
御信号に同期し、該時分割多重信号の各チャンネルが占
有するタイムスロットを“１′と０”の交番により区別
する信号を発生する制御信号発生器と、前記時分割多重
信号の２倍周期の非同期クロックが立上る時点で、前記
時分割多重信号及び前記″１＃と０”の交番信号を記憶
した後それぞれを出力する第１フリップフロップと。
あるいはパ０”で示される時分割多重化された複数チャ
ンネルの監視信号やダイヤル信号などの交換機接続用制
御信号に同期し、該時分割多重信号の各チャンネルが占
有するタイムスロットを“１′と０”の交番により区別
する信号を発生する制御信号発生器と、前記時分割多重
信号の２倍周期の非同期クロックが立上る時点で、前記
時分割多重信号及び前記″１＃と０”の交番信号を記憶
した後それぞれを出力する第１フリップフロップと。
与えられた書込アドレス信号により指定されたメモリに
前記第１フリツプ７０ツブの時分割多重信号出力を記憶
し、同じく与えられた読出アドレス信号により指定され
たメモリに記憶された情報と読出すランダムアクセスメ
モリ（以下、 ＲＡＭと略記する）と、前記第１フリッ
プフロップの′１＃と“０″の交番信号出力が１＃から
０”あるいは０＃から“１″に変化する時立上るような
信号を発生する変化点検出回路と、該変化点検出回路の
立上り信号出力を用い前記ＲＡＭ Ｉｃ書込むべき前記
時分割多重信号の各チャンネルの情報に対し固有のアド
レス信号を発生する書込アドレス発生器と、前記第１フ
リップフロップのクロックに同期し前記ＲＡＭから読出
すべきチャンネルの固有のアドレス信号を発生する読出
アドレス発生器と、前記書込アドレス信号及び読出アド
レス信号を時分割で交互に選択し、前記ＲＡＭのアドレ
ス入力に印加する機能を有する選択回路と、前記ＲＡＭ
から読出された情報を前記第１フリツデフロツゾのクロ
ックに同期したクロックの立上りにより順次記憶した後
出力する第２フリップフロップとから構成されることを
特徴とする。
前記第１フリツプ７０ツブの時分割多重信号出力を記憶
し、同じく与えられた読出アドレス信号により指定され
たメモリに記憶された情報と読出すランダムアクセスメ
モリ（以下、 ＲＡＭと略記する）と、前記第１フリッ
プフロップの′１＃と“０″の交番信号出力が１＃から
０”あるいは０＃から“１″に変化する時立上るような
信号を発生する変化点検出回路と、該変化点検出回路の
立上り信号出力を用い前記ＲＡＭ Ｉｃ書込むべき前記
時分割多重信号の各チャンネルの情報に対し固有のアド
レス信号を発生する書込アドレス発生器と、前記第１フ
リップフロップのクロックに同期し前記ＲＡＭから読出
すべきチャンネルの固有のアドレス信号を発生する読出
アドレス発生器と、前記書込アドレス信号及び読出アド
レス信号を時分割で交互に選択し、前記ＲＡＭのアドレ
ス入力に印加する機能を有する選択回路と、前記ＲＡＭ
から読出された情報を前記第１フリツデフロツゾのクロ
ックに同期したクロックの立上りにより順次記憶した後
出力する第２フリップフロップとから構成されることを
特徴とする。
次に本発明の一実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明に係る非同期信号バッファ回路の一実施
例を示すブロック構成図である。図において、制御信号
発生器４３は時分割多重信号７０に含まれる各チャンネ
ルの占有するタイムスロットを区別するための′１＃と
′Ｏ”の交番信号を発生する。第１フリッゾフロッ：７
’４４は、第５図の第１信号受信部２を動作させている
クロックに同期し１時分割多重信号７０の２倍周期のク
ロックを用いて時分割多重信号７０と制御信号発生器４
３から出力される１″と０＃の交番信号を順次記憶した
後それぞれを出力する端子をもつ。変化点検出回路４５
は第１フリツプフロツゾ４４の′１”と０１の交番信号
出力が１１１３１から′０＃あるいは°′０＃から１＃
に変化する時点で立上るような信号を出力する。書込ア
ドレス発生器４６は変化点検出回路４５の出力を用いて
時分割多重信号７０の第１７リツプフロツゾ４４の出力
の各チャンネルに対し、固有の書込アドレスを与える。
例を示すブロック構成図である。図において、制御信号
発生器４３は時分割多重信号７０に含まれる各チャンネ
ルの占有するタイムスロットを区別するための′１＃と
′Ｏ”の交番信号を発生する。第１フリッゾフロッ：７
’４４は、第５図の第１信号受信部２を動作させている
クロックに同期し１時分割多重信号７０の２倍周期のク
ロックを用いて時分割多重信号７０と制御信号発生器４
３から出力される１″と０＃の交番信号を順次記憶した
後それぞれを出力する端子をもつ。変化点検出回路４５
は第１フリツプフロツゾ４４の′１”と０１の交番信号
出力が１１１３１から′０＃あるいは°′０＃から１＃
に変化する時点で立上るような信号を出力する。書込ア
ドレス発生器４６は変化点検出回路４５の出力を用いて
時分割多重信号７０の第１７リツプフロツゾ４４の出力
の各チャンネルに対し、固有の書込アドレスを与える。
このアドレスは後述する読出アドレス発生器４７から出
力される読出アドレスと共に選択回路４８に入力される
。
力される読出アドレスと共に選択回路４８に入力される
。
選択回路４８は、入力された２種類のアドレスを１タイ
ムスロツトの前半と後半に振分けた後出力する機能を有
する。ＲＡＭ ４９は１選択回路４８のアドレス出力に
含まれる書込アドレス指定されたアドレスに、との書込
アドレスと同時に入力される第１フリップフロップ４４
からの出力を書込み。
ムスロツトの前半と後半に振分けた後出力する機能を有
する。ＲＡＭ ４９は１選択回路４８のアドレス出力に
含まれる書込アドレス指定されたアドレスに、との書込
アドレスと同時に入力される第１フリップフロップ４４
からの出力を書込み。
また２選択回路４８のアドレス出力に含まれる読出アド
レスで指定されたアドレスに存在する情報を該読出アド
レスが印加されると同時に出力する。
レスで指定されたアドレスに存在する情報を該読出アド
レスが印加されると同時に出力する。
第２フリップフロップ５０はＲＡＭ ４９から読出され
た情報を、使用されるクロックの立上りにより順次記憶
する。読出アドレス発生器４７は、 ＲＡＭ４９に書込
まれた情報を随時読出すためのアドレスを発生し、読出
す情報の順序は任意に決定することが可能である。
た情報を、使用されるクロックの立上りにより順次記憶
する。読出アドレス発生器４７は、 ＲＡＭ４９に書込
まれた情報を随時読出すためのアドレスを発生し、読出
す情報の順序は任意に決定することが可能である。
次に本発明に係る非同期バッファ回路の動作を第２〜第
４図を用いて説明する。
４図を用いて説明する。
第２図（、）で示すような複数チャンネルの交換機接続
用制御信号が時分割多重信号７０として、第１７リツプ
７０ツブ４４に印加される時（任意のチャンネルｎ 、
ｎ＋１ 、ｎ＋２の情報をそれぞれＣＨｎ。
用制御信号が時分割多重信号７０として、第１７リツプ
７０ツブ４４に印加される時（任意のチャンネルｎ 、
ｎ＋１ 、ｎ＋２の情報をそれぞれＣＨｎ。
ＣＨｎ＋４．ＣＨｎ＋２と表現し、その他のチャンネル
の情報は省略する）、制御信号発生器４３は第２図（ｂ
）のように各チャンネルの占めるタイムスロットを”１
″と“０″の交番により区別する信号を第１フリツプフ
ロツグ４４に入力する。第１フリツゾ７０ツデ４４は、
第２図（ｃ）に示すように第５図の第１信号受信部２を
動作させているクロックに同期 □し、さらに第２
図（、）で示す時分割多重信号７０の２倍周期のクロッ
クを用い、そのクロックが立上る時点で記憶した１“と
ｅａｏ＃の交番信号を信号４０１（第２図（ｅ））とし
て出力すると共に２時分割多重信号７０を信号４０２（
第２図（ｄ））として出力する。変化点検出回路４５は
第２図（ｆ）で示すように、第１７リツデフロツｆ４４
の出力４０１が１”から′０″あるいは０＃から１″に
変化する時点で立上るような信号を信号４０３として出
力する。書込アドレス発生器４６は、この立上り信号４
０３を用い、第２図（ｇ）にＷｎ、Ｗｎ＋１．Ｗｎ＋２
で示すように、第１フリップフロップ４４の出力４０２
のＣＨＨ＊ ＣＨｎ＋１ ｊ ＣＨｎ＋２で示す情報に
固有なアドレス信号４０４を出力する。読出アドレス発
生器４７は第２図（ｈ）で示すようなアドレス信号４０
５を出力する。（任意のチャンネルｍ 、 ｍ＋ｌ 。
の情報は省略する）、制御信号発生器４３は第２図（ｂ
）のように各チャンネルの占めるタイムスロットを”１
″と“０″の交番により区別する信号を第１フリツプフ
ロツグ４４に入力する。第１フリツゾ７０ツデ４４は、
第２図（ｃ）に示すように第５図の第１信号受信部２を
動作させているクロックに同期 □し、さらに第２
図（、）で示す時分割多重信号７０の２倍周期のクロッ
クを用い、そのクロックが立上る時点で記憶した１“と
ｅａｏ＃の交番信号を信号４０１（第２図（ｅ））とし
て出力すると共に２時分割多重信号７０を信号４０２（
第２図（ｄ））として出力する。変化点検出回路４５は
第２図（ｆ）で示すように、第１７リツデフロツｆ４４
の出力４０１が１”から′０″あるいは０＃から１″に
変化する時点で立上るような信号を信号４０３として出
力する。書込アドレス発生器４６は、この立上り信号４
０３を用い、第２図（ｇ）にＷｎ、Ｗｎ＋１．Ｗｎ＋２
で示すように、第１フリップフロップ４４の出力４０２
のＣＨＨ＊ ＣＨｎ＋１ ｊ ＣＨｎ＋２で示す情報に
固有なアドレス信号４０４を出力する。読出アドレス発
生器４７は第２図（ｈ）で示すようなアドレス信号４０
５を出力する。（任意のチャンネルｍ 、 ｍ＋ｌ 。
ｍ＋２の情報ＣＨｍ ｒ ＣＨｍ＋１ ｙ ＣＨｍ＋２
に対応した読出しアドレスをそれぞれＲｍ ＃ Ｒｍ＋
１ ｐ〜＋２と表現し。
に対応した読出しアドレスをそれぞれＲｍ ＃ Ｒｍ＋
１ ｐ〜＋２と表現し。
その他のチャンネルは省略する）選択回路４８は。
第２図（ｉ）のような選択信号を発生してこの信号が′
１”の時は書込アドレス４０４と、′０″の時は読出ア
ドレス４０５をそれぞれ選択し、第２図（ｊ）で示され
るように、書込アドレスと読出アドレスが交互に繰返さ
れるアドレス信号４０６を出力する。
１”の時は書込アドレス４０４と、′０″の時は読出ア
ドレス４０５をそれぞれ選択し、第２図（ｊ）で示され
るように、書込アドレスと読出アドレスが交互に繰返さ
れるアドレス信号４０６を出力する。
ＲＡＭ ４９はアドレス信号４０６の書込アドレス信号
印加時に第１７リツプフロツｆ４４の出力４０２を所定
のアドレスに順次記憶し、読出アドレス信号印加時には
その読出アドレスで指定された情報を読出す。その後、
ＲＡＭ ４９から読出された情報は、第２図［有］）
で示すようなりロックの立上りによって第２フリツプフ
ロツゾ５０に順次記憶され。
印加時に第１７リツプフロツｆ４４の出力４０２を所定
のアドレスに順次記憶し、読出アドレス信号印加時には
その読出アドレスで指定された情報を読出す。その後、
ＲＡＭ ４９から読出された情報は、第２図［有］）
で示すようなりロックの立上りによって第２フリツプフ
ロツゾ５０に順次記憶され。
第２フリツプフロツゾは出力信号４０（第２図１）を送
出する。
出する。
次に２時分割多重信号７０（第２図（ａ））及び制御信
号発生器４３の出力が（第２図（ｂ））が、第１７リツ
プフロツデ４４で用いられるクロックと非同期であるた
め２両者の位相差が徐々に拡大されて行く場合を考える
。まず、第１フリツゾフロツゾ４４のクロックの速度が
わずかに速い場合には。
号発生器４３の出力が（第２図（ｂ））が、第１７リツ
プフロツデ４４で用いられるクロックと非同期であるた
め２両者の位相差が徐々に拡大されて行く場合を考える
。まず、第１フリツゾフロツゾ４４のクロックの速度が
わずかに速い場合には。
第３図をも参照して、第２図（Ｃ）のクロックは徐々に
左方向にずれて行き、ある瞬間においては第３図（ｃ）
で示すように、第１フリップフロップ４４のクロックの
立上り（ト）は第１フリップフロップ４４の入力（第３
図（ａ） ＃ （ｂ） ）の情報ＣＨｎを記憶し、立上
り（Ｂ）も同じく情報ＣＨｎを記憶することになる。
左方向にずれて行き、ある瞬間においては第３図（ｃ）
で示すように、第１フリップフロップ４４のクロックの
立上り（ト）は第１フリップフロップ４４の入力（第３
図（ａ） ＃ （ｂ） ）の情報ＣＨｎを記憶し、立上
り（Ｂ）も同じく情報ＣＨｎを記憶することになる。
この時、第１フリツプフロツｆ４４の出力４０２゜４０
１はそれぞれ第３図（ｄ） ＃ （ｅ）で示されるもの
となり、変化点検出回路４５の出力４０３は第３図（ｆ
）となり、書込アドレス発生器４６の出力４０４は第３
図（ｇ）のようになる。読出アドレス発生器４７の出力
４０５（第３図（ｈ））及び選択回路４８の選択信号（
第３図（ｉ））はそれぞれ第２図（ｈ） Ｉ （ｉ）で
示されるものと全く同じものとする。従って。
１はそれぞれ第３図（ｄ） ＃ （ｅ）で示されるもの
となり、変化点検出回路４５の出力４０３は第３図（ｆ
）となり、書込アドレス発生器４６の出力４０４は第３
図（ｇ）のようになる。読出アドレス発生器４７の出力
４０５（第３図（ｈ））及び選択回路４８の選択信号（
第３図（ｉ））はそれぞれ第２図（ｈ） Ｉ （ｉ）で
示されるものと全く同じものとする。従って。
選択回路４８の出力４０６は第３図（ｊ）のようになり
、情報ＣＨｎは２度続けてＲＡＭ ４９に書込まれるこ
とになるが、読出しの過程は第２図の場合と全く同じで
あるため、第２フリツプフロツ７’５０の出力は第３図
（１）となり、第２図（１）と全く同じものとなる。
、情報ＣＨｎは２度続けてＲＡＭ ４９に書込まれるこ
とになるが、読出しの過程は第２図の場合と全く同じで
あるため、第２フリツプフロツ７’５０の出力は第３図
（１）となり、第２図（１）と全く同じものとなる。
次に、第１フリツプフロツｆ４４のクロックの速度が第
１７リツプフロツデ４４め入力の速度よりわずかに遅い
場合には、第４図をも参照して。
１７リツプフロツデ４４め入力の速度よりわずかに遅い
場合には、第４図をも参照して。
第２図（ｃ）に示すクロックは徐々に右方向にずれて行
き、ある瞬間においては第４図（Ｃ）で示される第１フ
リップフロップ４４のクロックの立上り囚は第１フリッ
ゾフ０，７’４４の入力（第４図（ａ） ＃ （ｂ））
の情報ＣＨｎの一つ前の情報（ＣＨｎ＋１）を記憶し、
立上り（Ｂ）は、情報ＣＨｎを記憶することになる。こ
の時第１フリツゾ７０ツブ４４の出力４０２ 、４０１
はそれぞれ第４図（ｄ） ＃ （ｅ）で示すようになり
、変化点検出回路４５の出力４０３は第４図（ｆ）のよ
うになり、書込アドレス発生器４６の出力４０４は第４
図（ｇ）のようになる。読出アドレス発生器４７の出力
４０５（第４図（ｈ））及び選択回路４８の選択信号（
第４図（ｉ））はそれぞれ第２図（ｈ） ＃ （ｉ）で
示されるものと同じである。従って２選択回路４８の出
力４０６は第４図（ｊ）のようになり、情報ＣＨｎは書
込まれないので、 ＣＨｎの読出アドレス信号が印加さ
れた時に、 ＲＡＭ ４９は前回書込まれた情報ＣＨｎ
を繰返し読出すことになる。しかしながら。
き、ある瞬間においては第４図（Ｃ）で示される第１フ
リップフロップ４４のクロックの立上り囚は第１フリッ
ゾフ０，７’４４の入力（第４図（ａ） ＃ （ｂ））
の情報ＣＨｎの一つ前の情報（ＣＨｎ＋１）を記憶し、
立上り（Ｂ）は、情報ＣＨｎを記憶することになる。こ
の時第１フリツゾ７０ツブ４４の出力４０２ 、４０１
はそれぞれ第４図（ｄ） ＃ （ｅ）で示すようになり
、変化点検出回路４５の出力４０３は第４図（ｆ）のよ
うになり、書込アドレス発生器４６の出力４０４は第４
図（ｇ）のようになる。読出アドレス発生器４７の出力
４０５（第４図（ｈ））及び選択回路４８の選択信号（
第４図（ｉ））はそれぞれ第２図（ｈ） ＃ （ｉ）で
示されるものと同じである。従って２選択回路４８の出
力４０６は第４図（ｊ）のようになり、情報ＣＨｎは書
込まれないので、 ＣＨｎの読出アドレス信号が印加さ
れた時に、 ＲＡＭ ４９は前回書込まれた情報ＣＨｎ
を繰返し読出すことになる。しかしながら。
交換機接続用制御信号そのものの時間的な変化はかなり
遅く、ダイヤル信号のように速いものでも数１０ ｍ５
ｅｃ周期の変化であるため、−回の情報の欠落は無視で
きる程度のものである。
遅く、ダイヤル信号のように速いものでも数１０ ｍ５
ｅｃ周期の変化であるため、−回の情報の欠落は無視で
きる程度のものである。
以上のように２本発明による非同期信号バッファ回路で
は２時分割多重入力信号を、その２倍周期の非同期クロ
ックで順次記憶し、さらにＲＡＭに一旦書込んだ後、読
出すという操作を行うため。
は２時分割多重入力信号を、その２倍周期の非同期クロ
ックで順次記憶し、さらにＲＡＭに一旦書込んだ後、読
出すという操作を行うため。
時分割多重段階のまま、非同期クロックへの情報の受渡
しができるという効果を有する。
しができるという効果を有する。
第１図は本発明による非同期バッファ回路の一実施例を
示すブロック構成図、第２図、第３図。 第４図は第１図の動作を説明するためのタイミングチャ
ート図、第５図は、交換機を含んだ信号変換回路のブロ
ック図、第６図は、従来技術による非同期信号バッファ
回路のブロック図。 ４３・・・制御信号発生器、４４・・・第１フリッゾフ
ロップ、４５・・・変化点検出回路、４６・・・書込ア
ドレス発生器、４７・・・読出アト１／ス発生器、４８
・・・選択回路、４９・・・ランダムアクセスメモリ、
５０・・・第２フリツデフロツゾ。 第２図 第３図 ＜１）１２フυツプフ［）ｉブ５０
ＣＨｙ−ＣＨｍ＋ｔ
ＣＨｓｔ＋２の出力４０ 第４図 （齋２名ｕ；６１フロンプ５り
ＣＨｍ Ｃ
Ｈａ＋Ｉ ＣＨ＊＋２第５図 、讐
示すブロック構成図、第２図、第３図。 第４図は第１図の動作を説明するためのタイミングチャ
ート図、第５図は、交換機を含んだ信号変換回路のブロ
ック図、第６図は、従来技術による非同期信号バッファ
回路のブロック図。 ４３・・・制御信号発生器、４４・・・第１フリッゾフ
ロップ、４５・・・変化点検出回路、４６・・・書込ア
ドレス発生器、４７・・・読出アト１／ス発生器、４８
・・・選択回路、４９・・・ランダムアクセスメモリ、
５０・・・第２フリツデフロツゾ。 第２図 第３図 ＜１）１２フυツプフ［）ｉブ５０
ＣＨｙ−ＣＨｍ＋ｔ
ＣＨｓｔ＋２の出力４０ 第４図 （齋２名ｕ；６１フロンプ５り
ＣＨｍ Ｃ
Ｈａ＋Ｉ ＣＨ＊＋２第５図 、讐
Claims (1)
- １、論理値“１”あるいは“０”で示される時分割多重
化された複数チャンネルの監視信号やダイヤル信号など
の交換機接続用制御信号に同期し、該時分割多重信号の
各チャンネルが占有するタイムスロットを“１”と“０
”の交番により区別するための信号を発生する制御信号
発生器と、前記時分割多重信号の２倍周期の非同期クロ
ックが立上る時点で、前記時分割多重信号及び前記“１
”と“０”の交番信号を記憶した後それぞれを出力する
第１フリップフロップと、与えられた書込アドレス信号
によって指定されたメモリに、前記第１フリップフロッ
プの時分割多重信号出力を記憶し、同じく与えられた読
出アドレス信号によって指定されたメモリに記憶してい
た情報を読出す機能を有するランダムアクセスメモリ（
以下、メモリと略称する）と、前記第１フリップフロッ
プの“１”と“０”の交番信号出力が“１”から“０”
又は“０”から“１”に変化する時立上るような信号を
発生する変化点検出回路と、該変化点検出回路の立上り
信号出力を用い前記メモリに書込むべき前記時分割多重
信号の各チャンネルの情報に対し固有のアドレス信号を
発生する書込アドレス発生器と、前記第１フリップフロ
ップのクロックに同期し、前記メモリから読出すべきチ
ャンネルに固有のアドレス信号を発生する読出アドレス
発生器と、前記書込アドレス信号及び前記読出アドレス
信号を時分割で交互に選択し、前記メモリのアドレス入
力に印加する機能を持つ選択回路と、前記メモリから読
出された情報を前記第１フリップフロップのクロックに
同期したクロックの立上りにより順次記憶した後出力す
る第２フリップフロップとを具備し、入力された時分割
多重交換機接続用制御信号を時分割多重段階で非同期ク
ロックに受渡すことを特徴とする非同期信号バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7189385A JPH0646834B2 (ja) | 1985-04-06 | 1985-04-06 | 非同期信号バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7189385A JPH0646834B2 (ja) | 1985-04-06 | 1985-04-06 | 非同期信号バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61232794A true JPS61232794A (ja) | 1986-10-17 |
| JPH0646834B2 JPH0646834B2 (ja) | 1994-06-15 |
Family
ID=13473667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7189385A Expired - Lifetime JPH0646834B2 (ja) | 1985-04-06 | 1985-04-06 | 非同期信号バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646834B2 (ja) |
-
1985
- 1985-04-06 JP JP7189385A patent/JPH0646834B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646834B2 (ja) | 1994-06-15 |
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