JPH0318143A - エラスティックバッファ - Google Patents
エラスティックバッファInfo
- Publication number
- JPH0318143A JPH0318143A JP1152907A JP15290789A JPH0318143A JP H0318143 A JPH0318143 A JP H0318143A JP 1152907 A JP1152907 A JP 1152907A JP 15290789 A JP15290789 A JP 15290789A JP H0318143 A JPH0318143 A JP H0318143A
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- Japan
- Prior art keywords
- data
- serial
- clock
- memory
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims description 18
- 230000015654 memory Effects 0.000 claims abstract description 31
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、非同期系のディジタル通信システムで用い
られるエラスティックバッファに関する。
られるエラスティックバッファに関する。
従来、非同期系のディジタル通信システムにおいては、
人力信号の伝送速度と受信側におけるデータ伝送速度と
の差及び変動を吸収し、または入力信号に対する位相合
せを行うため、エラスティックバッファが設けられてい
る。
人力信号の伝送速度と受信側におけるデータ伝送速度と
の差及び変動を吸収し、または入力信号に対する位相合
せを行うため、エラスティックバッファが設けられてい
る。
従来のエラスティックバツアアを第２図に示す。
伝送されてきたディジタルデータが信号線１を介してＤ
型フリップフロップ（Ｄ−ＦＦ）２のデータ人力端子Ｄ
へ与えられる。この例では、６４ビットのバッフ７容量
を有するものとし、Ｄ−ＦＦは６４個である。Ｄ−ＦＦ
２のクロック端子にはデコーダ３から各個別にクロック
が与えられてデータの書き込みが行われる。デコーダ３
は、信号線１を介して到来するデータの到来タイミング
に同明したクロックにより歩進される書込アドレス発生
部４からＤ−ＦＦ２ 〜２６４のいずれかを指１ 示する書込アドレスを受け取り、対応するＤ−ＦＦ２へ
クロックを与える。Ｄ−ＦＦ２ｌ〜２６４の出力は８個
づつ集合されてセレクス５、〜５８へ導かれる。セレク
タ５ 〜５８は、受信側の伝ｌ 送クロツクと同期した読出クロツクにより歩進される読
出アドレス発生部６から与えられるアドレスが自装置の
アドレスと一致するときに開状態となり、セレクタ７へ
８ビットのデータを与える。
型フリップフロップ（Ｄ−ＦＦ）２のデータ人力端子Ｄ
へ与えられる。この例では、６４ビットのバッフ７容量
を有するものとし、Ｄ−ＦＦは６４個である。Ｄ−ＦＦ
２のクロック端子にはデコーダ３から各個別にクロック
が与えられてデータの書き込みが行われる。デコーダ３
は、信号線１を介して到来するデータの到来タイミング
に同明したクロックにより歩進される書込アドレス発生
部４からＤ−ＦＦ２ 〜２６４のいずれかを指１ 示する書込アドレスを受け取り、対応するＤ−ＦＦ２へ
クロックを与える。Ｄ−ＦＦ２ｌ〜２６４の出力は８個
づつ集合されてセレクス５、〜５８へ導かれる。セレク
タ５ 〜５８は、受信側の伝ｌ 送クロツクと同期した読出クロツクにより歩進される読
出アドレス発生部６から与えられるアドレスが自装置の
アドレスと一致するときに開状態となり、セレクタ７へ
８ビットのデータを与える。
セレクタ７は与えられた８ビットのデータを続出アドレ
ス発生部６から与えられるアドレスに対応して人力８ビ
ットのデータを１ビットつづつ選択し、シリアルに出力
する。なお、読出アドレス発生部６はＤ−ＦＦ２、〜２
６４に格納されたデータがＦＩＦＯ方式で読み出される
ようにアドレスの歩進を行う。
ス発生部６から与えられるアドレスに対応して人力８ビ
ットのデータを１ビットつづつ選択し、シリアルに出力
する。なお、読出アドレス発生部６はＤ−ＦＦ２、〜２
６４に格納されたデータがＦＩＦＯ方式で読み出される
ようにアドレスの歩進を行う。
上記のような従来のエラスティックバッファによると、
Ｄ−ＦＦ２の数だけクロックを与える必要があり、配線
が複雑になる。しかも、ディスクリートのＩＣでは独立
のクロックを２系統から与え得るに過ぎず、独立のクロ
ックで動作するＤ−ＦＦはＩＣチップ１個内で２つ採れ
るだけである。
Ｄ−ＦＦ２の数だけクロックを与える必要があり、配線
が複雑になる。しかも、ディスクリートのＩＣでは独立
のクロックを２系統から与え得るに過ぎず、独立のクロ
ックで動作するＤ−ＦＦはＩＣチップ１個内で２つ採れ
るだけである。
従って、エラスティックバッファを実現するために数多
くのＩＣを用いる必要があり、実装面積が大きくなり、
装置が大型化するという問題点があった。
くのＩＣを用いる必要があり、実装面積が大きくなり、
装置が大型化するという問題点があった。
そこで本発明では、メモリへ与えるためのクロックを少
なくでき、これによって配線数の減少を図るとともに、
ＩＣ数をも減少させて構成の簡素化及び小型化を図り得
るエラスティックバッファを提供することを目的とする
。
なくでき、これによって配線数の減少を図るとともに、
ＩＣ数をも減少させて構成の簡素化及び小型化を図り得
るエラスティックバッファを提供することを目的とする
。
本発明に係るエラスティックバッファは、到来するシリ
アルなディジタルデータをｎビット毎にパラレル交換す
るシリアル／パラレル変換器と、このシリアル／パラレ
ル変換器から出力されるデータをｎビット毎に格納する
ｍ個のメモリと、シリアル／パラレル変換器によるｎビ
ットの変換タイミングに同期して、上記のメモリに所定
順でデータ格納の制御信号を与える書込制御部と、ｍ個
のメモリに対するデータの格納順でメモリを選択してデ
ータを取り出し、シリアルなデータとして出力するデー
タ出力部とを備えることを特徴とする。
アルなディジタルデータをｎビット毎にパラレル交換す
るシリアル／パラレル変換器と、このシリアル／パラレ
ル変換器から出力されるデータをｎビット毎に格納する
ｍ個のメモリと、シリアル／パラレル変換器によるｎビ
ットの変換タイミングに同期して、上記のメモリに所定
順でデータ格納の制御信号を与える書込制御部と、ｍ個
のメモリに対するデータの格納順でメモリを選択してデ
ータを取り出し、シリアルなデータとして出力するデー
タ出力部とを備えることを特徴とする。
本発明に係るエラステイツクバツファは、以上の通りに
４１４成されるので、パラレルなデータがメモリに与え
られることになり、このメモリ数だけの制御信号を与え
ればよいから、配線数を減少させることができる。メモ
リはパラレルなデータを受け取るものであるから、ＩＣ
に内臓されるＤ−ＦＦ等を一括して１つの制御信号で書
き込み状態とすることができ、構成の簡素化及び小型化
を図ることができる。
４１４成されるので、パラレルなデータがメモリに与え
られることになり、このメモリ数だけの制御信号を与え
ればよいから、配線数を減少させることができる。メモ
リはパラレルなデータを受け取るものであるから、ＩＣ
に内臓されるＤ−ＦＦ等を一括して１つの制御信号で書
き込み状態とすることができ、構成の簡素化及び小型化
を図ることができる。
以下、添付図而を参照して本発明の一実施例を説明する
。
。
第１図は本発明の一実施例に係るエラステイツクバッフ
ァを示す。到来するシリアルなデイジタルデータは信号
線１を介してシリアル／パラレル（Ｓ／Ｐ）変換器１０
１へ与えられる。信号線１０２を介してＳ／Ｐ変換器１
０１、書込カウンタ１０３．１０４へ与える書込クロツ
クは到来するデータから再生して得たもので、各ビット
に同期したクロックである。Ｓ／Ｐ変換器１０１は書込
クロックに同期してデータを取込み、８ビットのパラレ
ルデータとして、Ｄ−ＦＦが８個設けられたデータラッ
チ１０５へ送出される。データラッチ１０５は書込カウ
ンター０３が書込クロックのパルスを８個カウントする
毎に出力するクロックのタイミングで、バラレルな８ビ
ットのデータをラッチする。データラッチ１０５の出力
は８個のＤ−ＦＦから成るメモリセル１０７ｌ〜１０７
へ与えられる。メモリセル１０７１〜８ １０７Ｂはデコーダ１０６から与えられるクロックのタ
イミングで、デーチラッチ１０５の８ビットの出力を取
り込み保持する。すなわち、メモリセル１０７ 〜１
０７８は６４ビットのバッファｌ として機能する。
ァを示す。到来するシリアルなデイジタルデータは信号
線１を介してシリアル／パラレル（Ｓ／Ｐ）変換器１０
１へ与えられる。信号線１０２を介してＳ／Ｐ変換器１
０１、書込カウンタ１０３．１０４へ与える書込クロツ
クは到来するデータから再生して得たもので、各ビット
に同期したクロックである。Ｓ／Ｐ変換器１０１は書込
クロックに同期してデータを取込み、８ビットのパラレ
ルデータとして、Ｄ−ＦＦが８個設けられたデータラッ
チ１０５へ送出される。データラッチ１０５は書込カウ
ンター０３が書込クロックのパルスを８個カウントする
毎に出力するクロックのタイミングで、バラレルな８ビ
ットのデータをラッチする。データラッチ１０５の出力
は８個のＤ−ＦＦから成るメモリセル１０７ｌ〜１０７
へ与えられる。メモリセル１０７１〜８ １０７Ｂはデコーダ１０６から与えられるクロックのタ
イミングで、デーチラッチ１０５の８ビットの出力を取
り込み保持する。すなわち、メモリセル１０７ 〜１
０７８は６４ビットのバッファｌ として機能する。
？込カウンター０４は、書込カウンター０３から与えら
れるデーチラッチ１０５のデータラッチのタイミング信
号と、書込クロックとによりデータを格納すべきメモリ
セル１０７を指示するアドレス（３ビット）を作威して
デコーダ１０６へ与える。デコーダ１０６は与えられた
アドレスに対応したメモリセル１０７へのみクロック（
パルス）を与える。デコーダ１０６の出力は８本の信号
線を介して、それぞれメモリセル１０７■〜１０７８へ
与えられる。書込カウンター０４からはメモリセル１０
７ 〜１０７８を所定順でサイ１ クリックに指定するようにアドレスが出力される。
れるデーチラッチ１０５のデータラッチのタイミング信
号と、書込クロックとによりデータを格納すべきメモリ
セル１０７を指示するアドレス（３ビット）を作威して
デコーダ１０６へ与える。デコーダ１０６は与えられた
アドレスに対応したメモリセル１０７へのみクロック（
パルス）を与える。デコーダ１０６の出力は８本の信号
線を介して、それぞれメモリセル１０７■〜１０７８へ
与えられる。書込カウンター０４からはメモリセル１０
７ 〜１０７８を所定順でサイ１ クリックに指定するようにアドレスが出力される。
メモリセル１０７ 〜１０７８からＦＩＦＯ方ｌ
式でデータを取り出すため、セレクタ１０８■〜１０８
，１０９、読出カウンター１０．１１１８ が備えられている。続出カウンター１０，１１１には信
号線１１２を介して続出クロックが与えられる。続出ク
ロックは例えば書込クロックと同じ周波数を有し、書込
クロックに同期せぬクロックである。続出カウンター１
０は続出クロックの８パルス毎に３ビットのアドレスを
変更して出力するカウンタであり、その出力はセレクタ
１０８１〜１０８８へ与えられる。読出カウンター１０
の出力は、セレクタ１０８ 〜１０８８のいずれかｌ １つをサイクリックに指示して、ＦＩＦＯ方式でデータ
を送出するものであるが、データの書き込みが行われて
いるメモリセル１０７に接続されたセレクタ１０８を指
定せぬようにされている。セレクタ１０８は読出力ウン
タ１１０の出力が自己のアドレスと一致すると開状態と
なり、接続されているメモリセル１０７の８ビットのデ
ータをパラレルのまま通過させてセレクタ１０９へ与え
る。
，１０９、読出カウンター１０．１１１８ が備えられている。続出カウンター１０，１１１には信
号線１１２を介して続出クロックが与えられる。続出ク
ロックは例えば書込クロックと同じ周波数を有し、書込
クロックに同期せぬクロックである。続出カウンター１
０は続出クロックの８パルス毎に３ビットのアドレスを
変更して出力するカウンタであり、その出力はセレクタ
１０８１〜１０８８へ与えられる。読出カウンター１０
の出力は、セレクタ１０８ 〜１０８８のいずれかｌ １つをサイクリックに指示して、ＦＩＦＯ方式でデータ
を送出するものであるが、データの書き込みが行われて
いるメモリセル１０７に接続されたセレクタ１０８を指
定せぬようにされている。セレクタ１０８は読出力ウン
タ１１０の出力が自己のアドレスと一致すると開状態と
なり、接続されているメモリセル１０７の８ビットのデ
ータをパラレルのまま通過させてセレクタ１０９へ与え
る。
読出カウンター１１は読出クロックにより歩進され、続
出カウンター１０が出力する読出クロックの８パルス毎
に発生されるパルスでリセットされる。続出カウンター
１１の出力は３ビットであり、セレクタ１０９に与えら
れた８ビットのデータのうち共にメモリセル１０７に格
納されたデータから選択が行われるように、セレクタ１
０９に対してアドレス指定するデータである。
出カウンター１０が出力する読出クロックの８パルス毎
に発生されるパルスでリセットされる。続出カウンター
１１の出力は３ビットであり、セレクタ１０９に与えら
れた８ビットのデータのうち共にメモリセル１０７に格
納されたデータから選択が行われるように、セレクタ１
０９に対してアドレス指定するデータである。
以上のように構成されたエラスティックバッファでは、
到来するデータはＳ／Ｐ変換器１０１で８ビットのパラ
レルデータとされて、メモリセル１０７ 〜１０７８
へ所定順で格納される。一方、１ メモリセル１０７ 〜１０７８からのデータの読ｌ み出しは、セレクタ１０８ 〜１０８８によりＦｌ ＩＦＯ方式で８ビット単位で行われ、更に、この８ビッ
トのデータがセレクタ１０９によりＰＩＦＯ方式でシリ
アルに変換されて出力される。すなわち、このエラステ
ィックバッファは全体として６４ビットのバッファ容量
を持つＦＩＦＯメモリとして働く。この場合、メモリセ
ル１０７ｌ〜１０７８は、それぞれ１本の信号線により
与えられるクロツクでデータの格納動作を行うことが分
る。従って、ディスクリートＩＣでメモリセル１０７を
構成する場合、ＩＣ内に８個のＤ−ＦＦが含まれている
と８個のＩＣで済み、従来の場合が３２個であるのに比
べ大幅な簡素化、小型化を図ることができる。
到来するデータはＳ／Ｐ変換器１０１で８ビットのパラ
レルデータとされて、メモリセル１０７ 〜１０７８
へ所定順で格納される。一方、１ メモリセル１０７ 〜１０７８からのデータの読ｌ み出しは、セレクタ１０８ 〜１０８８によりＦｌ ＩＦＯ方式で８ビット単位で行われ、更に、この８ビッ
トのデータがセレクタ１０９によりＰＩＦＯ方式でシリ
アルに変換されて出力される。すなわち、このエラステ
ィックバッファは全体として６４ビットのバッファ容量
を持つＦＩＦＯメモリとして働く。この場合、メモリセ
ル１０７ｌ〜１０７８は、それぞれ１本の信号線により
与えられるクロツクでデータの格納動作を行うことが分
る。従って、ディスクリートＩＣでメモリセル１０７を
構成する場合、ＩＣ内に８個のＤ−ＦＦが含まれている
と８個のＩＣで済み、従来の場合が３２個であるのに比
べ大幅な簡素化、小型化を図ることができる。
以上、詳細に説明したように本発明に係るエラスティッ
クバッファによれば、メモリはパラレルなデータを１本
の信号線を介して与えられる制御信号により格納すれば
よいから、配線数を減少させることができる。また、デ
ィスクリートＩＣを用いる場合には、各ビット毎のデー
タ格納にそれぞれクロックを与えなくてよいから、ＩＣ
数を減少させて構或の簡素化、小型化を図り得る効果が
ある。
クバッファによれば、メモリはパラレルなデータを１本
の信号線を介して与えられる制御信号により格納すれば
よいから、配線数を減少させることができる。また、デ
ィスクリートＩＣを用いる場合には、各ビット毎のデー
タ格納にそれぞれクロックを与えなくてよいから、ＩＣ
数を減少させて構或の簡素化、小型化を図り得る効果が
ある。
第ｌ図は本発明の一実施例に係るエラスティックバッフ
ァの構成図、第２図は従来のエラスティックバッファの
構成図である。 １０１・・・Ｓ／Ｐ変換器、１０３．１０４・・・書込
カウンタ、１０５・・・データラッチ、１０６・・・デ
コーダ、１０７ 〜１０７８・・・メモリセル、ｌ １０８ 〜１０８８・・・セレクタ、１０９・・・セレ
タｌ ク、１１０，１１１・・・読出力ウンタ。
ァの構成図、第２図は従来のエラスティックバッファの
構成図である。 １０１・・・Ｓ／Ｐ変換器、１０３．１０４・・・書込
カウンタ、１０５・・・データラッチ、１０６・・・デ
コーダ、１０７ 〜１０７８・・・メモリセル、ｌ １０８ 〜１０８８・・・セレクタ、１０９・・・セレ
タｌ ク、１１０，１１１・・・読出力ウンタ。
Claims (1)
- 【特許請求の範囲】 到来するシリアルなディジタルデータをｎビット毎にパ
ラレル変換するシリアル／パラレル変換器と、 このシリアル／パラレル変換器から出力されるデータを
ｎビット毎に格納するｍ個のメモリと、前記シリアル／
パラレル変換器によるｎビットの変換タイミングに同期
して前記メモリに所定順でデータ格納の制御信号を与え
る書込制御部と、前記ｍ個のメモリに対するデータの格
納順でメモリを選択してデータを取り出し、シリアルな
データとして出力するデータ出力部とを備えることを特
徴とするエラスティックバッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152907A JPH0318143A (ja) | 1989-06-15 | 1989-06-15 | エラスティックバッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152907A JPH0318143A (ja) | 1989-06-15 | 1989-06-15 | エラスティックバッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0318143A true JPH0318143A (ja) | 1991-01-25 |
Family
ID=15550748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1152907A Pending JPH0318143A (ja) | 1989-06-15 | 1989-06-15 | エラスティックバッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0318143A (ja) |
-
1989
- 1989-06-15 JP JP1152907A patent/JPH0318143A/ja active Pending
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