KR0153016B1 - 전전자 교환기용 시공간 분할 스위칭 회로 - Google Patents

Abstract

본 발명은 전전자 교환기용 시공간 분할 스위칭 회로에 관한 것으로, 특히 간단한 구조로 용량을 증가시킴과 동시에 잡음현상을 제거한 전전자 교환기용 시공간 분할 스위칭 회로에 관한 것이다.

본 발명은 전전자 교환기용 시공간 분할 스위칭 회로는 메인클럭보드로 부터 제1 내지 제3 클럭을 수신하여 래치클럭과 제1 및 제2 어드레스 신호를 발생하기 위한 어드레스 발생수단과, 각각 32 서브하이웨이를 통해 직렬음성채널 데이타를 수신하여 병렬 8비트로 다중화를 수행하는 한 쌍의 멀티플렉서와, 프로세서와 교환정보에 관한 직렬 형태의 제어데이타와 어드레스를 주고받기위한 프로세서 인터페이스와, 각각 상기 프로세서 인터페이스를 통하여 프로세서로부터의 교환정보에 관한 제어데이타가 랜덤기입되고 상기 제1 어드레스 신호에 따라 순차적으로 제어데이타가 판독되는 한쌍의 제어 메모리 수단과, 각각 상기 멀티플렉서로부터 병렬 8 비트 음성데이타를 상기 제2 어드레스 신호에 따라 순차기입하고, 상기 제어메모리 수단으로부터 출력된 제어 데이타에 따라 8비트 음성데이타가 랜덤 판독되는 방식으로 타임슬롯 교환이 실행되는 한쌍의 타임슬롯 교환수단으로 구성된다.

Description

전전자 교환기용 시공간 분할 스위칭 회로

본 발명은 전전자 교환기용 시공간 분할 스우칭 회로에 관한 것으로, 특히 간단한 구조로 용량을 증가시킴과 동시에 잡음현상을 제거한 전전자 교환기용 시공간 분할 스우칭 회로에 관한 것이다.

종래 기술에 있어서는 제1도에 도시된 시공간 분할 스위칭회로를 하나의 보드로 구성하고, 제2도에 도시된 멀티플렉싱 회로를 하나의 보드로 구성하였다.

제1도에 도시된 시공간 분할 스우칭 회로는 PCM 데이타를 받는 입력래치(1)와, 패리티를 체크하기 위한 패리티 발생기(2)와, 시공간 분할 스위칭 기능을 수행하는 타임메모리(Time Memory : T-메모리)(3)와, PCM데이타를 출력하기 위한 출력래치(4)와, 기본클럭인 CP3와 FP3을 받아서 분주시켜 지연클럭과 동기 신호를 발생하는 클럭 발생부(5)와, 타임메모리 어드레스 선택기(6)와, 신호의 상태와 상태정보를 취합하는 기능체커(7)와, 프로세서와 통신하기 위한 프로세서 인터페이스(8)와, 프로토콜을 맞추기 위한 시프트 레지스터(S/R)(9)와, 시공간 분할 스위칭을 하기 위해 프로세서로 부터의 명령을 수행하기 위한 C-메모리(Control Memory) 어드레스 선택기(10)와, C-메모리(11)와, C-메모리래치(12)로 구성되어 있다.

상기한 구조의 시공간 분할 스우칭 회로는 다음과 같이 동작한다.

T-메모리(3)은 입력래치(1)에 의하여 래치된 PCM데이타를 순차어드레스(Sequential Address)에 의하여 순차적으로 기입하며, 프로세서로 부터 C-메모리(11)를 거쳐 출력된 판독어드레스에 의하여 랜덤판독된다.

타임메모리(3)로 들어오는 1024개의 8비트 PCM데이타는 어드레스모듈의 어드레스와 /WE신호에 의하여 순차기입된다.

한편 제2도에 도시된 멀티플렉싱 회로는 C-메모리 데이타를 받아서 채널선택을 하는 채널선택회로(21)와, 32개 서브하이웨이(SHW:Sub High Way)중 하나를 선택하기 위한 서브하이웨이 선택회로(22)와, 신호의 알람을 수집하는 기능체커(23)와, SHW 별로 직렬 데이타를 병렬로 변환하기 위한 직렬/병렬변환회로(24,25,26)와, 32개 직렬/병렬 변환회로(24,25,26)중 하나를 선택하기 위한 1/32 디코더(27)로 구성되어 있다.

이 멀티플렉싱 회로에서는 32개의 SHW 0 내지 SHW 31로 부터 들어오는 입력츨의 직렬 8 비트 PCM 데이타를 병렬로 변환하여 래치시킨다.

직렬/병렬 변환 클럭펄스로는 2,048MHz가 공급되며 래치내의 데이타는 디코더(17)로 부터 공급되는 출력 인에이블 신호에 의해 다음 상태인 타임스위치로 전송된다.

상기한 종래의 시공간분할 스위칭회로는 1K×9비트의 타임메모리를 이용한 시분할 스위칭 소자를 이용하여 구성하였으며, 멀티플렉싱 회로부분 또한 TTL로 다량의 칩을 사용하였기 때문에 실장면적을 많이 차지하였다.

그 결과 데이타 전송시간이 길고 TTL소자의 특성에 따라 음성찌그러짐 현상과 노이즈(잡음)유도 현상이 발생되었고 또한 다량의 TTL소자의 사용으로 전력소모가 많아지고 열에 의한 열잡음 현상도 발생하였다.

따라서 본 발명의 목적은 간단한 구조로 용량을 증가시킴과 동시에 잡음현상을 제거한 전전자 교환기용 시공간 분할 스위칭회로를 제공하는 것이다.

제1도는 종래의 시공간 분할 스위칭 회로의 블록도이고,

제2도는 종래의 멀티 플렉싱 회로의 블록도이고,

제3도는 본 발명의 바람직한 일실시예에 따른 시공간 분할 스위칭 회로의 블록도이고,

제4도는 하위 프로세서와 프로세서 인터페이스 간의 데이타 전송에 사용되는 제어포멧이다.

* 도면의 주요부분에 대한 부호의 설명

31.39 : MUX 32,40 : SM

35,40 : CM 33,41 : 버퍼

36,42 : 패리티 발생기 34 : 프로세서 인터페이스

37 : 어드레스 발생회로 38 : 버퍼

상기한 목적을 달성하기 위하여 본 발명은 메인클럭보드로 부터 제1 내지 제3 클럭을 수신하여 래치클럭과 제1 및 제2 어드레스 신호를 발생하기 위한 어드레스 발생수단과, 각각 32 서브하이웨이를 통해 직렬음성채널 데이타를 수신하여 병렬 8비트로 다중화를 수행하는 한쌍의 멀티플렉서와, 프로세서와 교환정보에 관한 직렬형태의 제어데이타와 어드레스를 주고받기 위한 프로세서 인터페이스와, 각각 상기 프로세서 인터페이스를 통하여 프로세서로부터의 교환정보에 관한 제어데이타가 랜덤기입되고 상기 제1 어드레스 신호에 따라 순차적으로 제어데이타가 판독되는 한쌍의 제어메모리 수단과, 각각 상기 멀티플렉서로 부터 병렬 8비트 음성데이타를 상기 제2 어드레스 신호에 따라 순차 기입하고, 상기 제어메모리 수단으로 부터 출력된 제어 데이타에 따라 8비트 음성데이타가 랜덤 판독되는 방식으로 타임슬롯 교환이 실행되는 한쌍의 타임슬롯교환수단으로 구성되는 것을 특징으로 하는 전전자 교환기용 시공간 분할 스우칭 회로를 제공한다.

이하에 첨부도면을 참고하여 본 발명을 상세하게 설명한다.

제3도에는 본 발명의 바람직한 일실시예에 따른 전전자 교환기용 시공간 분할 스위칭 회로의 블록도가 도시되어 있다.

제3도를 참고하면 본 발명은 메인 클록보드로 부터 버퍼(38)를 통하여 CP2(8.192MHz)와 FP2(8KHz 프레임 동기신호) 및 CP2의 90° 지연된 위상차를 갖는 CP2D클럭을 받아 필요한 래치클럭과 어드레스를 발생하는 어드레스 발생회로(37)와, 프로세서와 통신을 수행하기 위한 프로세서 인터페이스(34)와, 32 서브하이웨이(SHW)와의 정합기능과 2,048Mbps채널 데이타의 직렬/병렬 변환 및 다중화 기능을 실행하는 한 쌍의 멀티플렉서(MUX)(31,39)와, 타임슬롯 교환이 이루어지는 한쌍의 음성데이타 저장용 메모리 모듈(SM)(32,40)과, 프로세서로 부터 교환정보를 수신하여 저장하기 위한 한쌍의 제어메모리 모듈(CM)(35,43)과, 한쌍의 출력버퍼(33,41)로 구성되어 있다.

상기한 구조를 갖는 본 발명은 가입자 및 신호장치, 트렁크로부터 수신한 시분할된 직렬 2.048Mbps의 데이타를 병렬 8.192Mbps로 다중화한 후 시분할 타입 슬롯 교환 기능을 수행하며, 상세한 동작은 이하에 설명한다.

가입자 보드 또는 스페이스 스위치로부터 32×2 SHW를 통하여 직렬 2.048Mbps의 음성채널 데이타를 8개 버퍼를 통해 수신한 후, 한쌍의 멀티플렉서(31,39)로 보내진다.

직렬 8비트 PCM데이타는 2개의 멀티플렉서(31,39)를 통하여 병렬 8비트로 다중화된 후 타임슬롯 교환이 이루어지는 한쌍의 음성데이타 저장용 메모리 모듈(32,40)로 보내진다.

한편 프로세서로 부터 수신한 교환정보는 각각 2K×8비트 SRAM으로 이루어진 제어메모리모듈로서 단일 포트를 갖고 있으므로 1 타임슬롯 주기인 122ns이내에 판독 및 기입을 하기 위하여 122ns를 시분할하여 사용하고 있다.

즉, 1 타임슬롯의 전반기에는 제어메모리 모듈(35,43)의 어드레스에 RWA(Ra

ndom Write Address)가 인가되어 프로세서의 제어데이타가 쓰여지고 후반기 구간에는 어드레스 발생회로(37)로 부터 SRA(Sequential Read Address)가 인가되어 음성데이타 저장용 메모리모듈(32,40)로 보내진다.

단일 포트인 제어메모리모듈(35,43)을 억세스하기 위하여 2 입력 데코더를 사용하여 프로세서에서 수신한 RWA와 어드레스 발생회로(37)로부터 생성된 SRA를 다중화 한 후 제어메모리모듈(35,43)로 부터 수신한 2포트의 음성채널 데이타는 각각 2K×8비트 듀얼포트 SRAM으로 구성되는 음성 데이타 저장용 메모리모듀(32,40)의 기입포트에 연속쓰기로 쓰여진다. 이 데이타는 제어메모리 모듈(35,43)에서 수신한 RRA에 의하여 타임슬롯 교환(Time Slot Interchange)이 행해진다음 한쌍의 출력버퍼(33,41)를 통하여 출력된다.

본 발명에서는 음성데이타 저장용 메모리 모듈(32,40)을 듀얼포트 SRAM을 사용함으로써 메모리 사용의 저속화를 가능하게 하였다.

또한 이때 듀얼포트 SRAM의 양쪽포트의 데이타 충돌을 방지하기 위하여 2K 비트 크기인 메모리를 동시에 억세스 할 수 없도록 하였다.

한편 어드레스 발생회로(37)는 메인 클럭보드로부터 CP2, CP2D 및 FP2 신호를 버퍼(38)를 통해 수신하여 내부에서 래치클럭과 음성데이타가 저장용 메모리 모듈(32,40)에 데이타를 쓰기위한 SWA와 제어메모리 모듈(35,40)을 읽기위한 SRA를 생성한다.

또한 프로세서 인터페이스(34)는 하위 프로세서로부터 직렬형태의 제어데이타와 어드레스를 주고 받는다. 직렬형태의 데이타는 1 바이트씩 시프트 클럭과 함께 전송되며, 4바이트를 모두 전송하였을 경우 하위 프로세서는 래디신호(/RDY)를 어설트(Assert)한다. 이를 받아들인 인터페이스(34)는 플레인(Plane)선택 및 타임 스위치선택신호가 맞는 경우 해당되는 시공간 분할 스위칭 회로만 스트로브(/STB)신호를 어설트한다.

그후 하위 프로세서는 /STB신호가 어설트 되는 시점에서 /RDY신호를 무효화시키며, 시공간 분할 스위칭회로도 다시 /STB신호를 무효화시킴으로서 데이타 전송이 종료된다.

상기한 하위 프로세서와 프로세서 인터페이스(34)간의 데이타 전송시에 사용되는 제어 포맷의 예를 제4도에 도시한다.

제어포멧 C-메모리의 어드레스인 10비트의 어드레스 비트(A0-A9)와, 3비트 타임 스위치 선택비트(TSW SEL)와, 플레인 A와 B를 선택하기 위한 2비트의 플레인 선택 비트(PLANE SEL)와, 라이트와 테스트리드에 대한 R/W선택 비트(R/W SEL)와, 3비트의 패드 선택비트(PAD SEL)와, 10비트의 제어 데이타 비트(D0-D9)와, 감쇄 패드/역다중화 보드의 패리티 알람을 나타내는 비트(PER)와, 시공간 분할 스우칭 회로 선택(MITB-E SEL)과 클럭 페일(MCF)선택 비트로 구성되어 있다.

상기한 바와 같이 종래에는 32×2의 서브하이웨이를 처리하기 위하여 4개의 보드를 사용하여 구현되었으나 본 발명에 따르면 이중화 구조를 채택하여 단지 한개의 보드로 구현될 수 있기 때문에 종래에 비하여 원가절감과 생산성이 향상되었다.

또한 보드의 간소화로 전력소모량이 적어질뿐만 아니라 데이타 전송시간이 단축되어 음성찌그러짐 현상과 노이즈 유도현상을 방지할 수가 있다.

Claims (3)

1. 전전자 교환기의 시공간 분할 스위칭회로에 있어서, 메인클럭보드로 부터 제1 내지 제3 클럭을 수신하여 래치클럭과 제1 및 제2 어드레스 신호를 발생하기 위한 어드레스 발생수단과, 각각 32 서브하이웨이를 통해 직렬음성채널 데이타를 수신하여 병렬 8비트로 다중화를 수행하는 한 쌍의 멀티플렉서와, 프로세서와 교환정보에 관한 직렬형태의 제어데이타와 어드레스를 주고받기 위한 프로세서 인터페이스와, 각각 상기 프로세서 인터페이스를 통하여 프로세서로부터의 교환정보에 관한 제어데이타가 랜덤기입되고 상기 제1 어드레스 신호에 따라 순차적으로 제어데이타가 판독되는 한쌍의 제어메모리 수단과, 각각 상기 멀티플렉서로부터 병렬 8비트 음성데이타를 상기 제2 어드레스 신호에 따라 순차기입하고, 상기 제어메모리 수단으로 부터 출력된 제어 데이타에 따라 8비트 음성데이타가 랜덤 판독되는 방식으로 타임슬롯 교환이 실행되는 한쌍의 타임슬롯교환수단으로 구성되는 것을 특징으로 하는 전전자 교환기용 시공간 분할 스위칭 회로.
2. 제1항에 있어서, 각각 상기 타임슬롯 교환된 8비트 PCM데이타를 수신하여 출력하기 위한 한 쌍의 출력버퍼와, 각각 상기 타임슬롯교환된 8비트 PCM 데이타로부터 신호의 상태와 보드의 상태에 대한 정보를 취합하기 위한 한쌍의 패리티 발생기를 더 포함하는 것을 특징으로 하는 전전자 교환기용 시공간 분할 스위칭회로.
3. 제1항에 있어서, 상기 각 제어 메모리 수단은 단일포트 SRAM으로 구성되며 시분할 방식으로 억세싱되고, 상기 프로세서로부터 수신된 제어데이타의 랜덤 기입 어드레스와 상기 어드레스 발생수단으로 부터 인가되는 제1 어드레스를 다중화하여 출력하기 위한 2 입력 디코더를 더 포함하는 것을 특징으로 하는 전전자 교환기용 시공간 분할 스위칭회로.