KR0153014B1 - 시분할 스위치 역다중화 회로팩 - Google Patents
시분할 스위치 역다중화 회로팩Info
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- H04Q11/00—Selecting arrangements for multiplex systems
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
본 발명은 전전자 교환기 시스템의 출력측 시분할 스위치 및 역다중화 회로에 관한 것으로, 특히 간단한 구조로 하나의 보드에 실장 가능한 전전자 교환기 시스템의 시분할 스위치 역다중화 회로팩에 관한 것이다.
본 발명의 전전자 교환기 시스템의 출력측 시분할 스위치 역다중화회로팩은 공간스위치 보드로부터 입력되는 병렬 데이터를 2개로 분리하여 수용하기 위한 버퍼/디스트리뷰터(31)와, 상기 버퍼/디스트리뷰터(31)로 패리티 검사결과를 보고 받아 상위 프로세서로부터 제어신호를 인가 받아서 출력하는 프로세서 정합부(34)와, 프로세서 정합부(34)로부터 제어신호가 인가되는 제어메모리(35)와, 상기 버퍼(31)출력이 순차기입되며 상기 제어메모리(35)로부터 순차판독된 데이터에 의해 판독 데이터의 어드레스가 결정되는 방식으로 시분할 스위칭을 수행하는 타임메모리(32)와, 상기 타임메모리(32)로부터 판독된 병렬 데이터를 인가받아 직렬로 변환하여 32개의 하이웨이로 차례로 출력시키는 디멀티플렉서(33)로 구성된다.
Description
본 발명은 전전자 교환기 시스템의 출력측 시분할 스위치 및 역다중화 회로에 관한 것으로, 특히 간단한 구조로 하나의 보드에 실장 가능한 전전자 교환기 시스템의 시분할 스위치 역다중화 회로팩에 관한 것이다.
종래에 있어서는 제1도에 도시된 출력측 시분할 스위칭 부분과 제2도에 도시된 역다중화회로 부분이 분리되어 두 개의 보드로 구성되어 있었다.
즉, 출력측 시분할 스위칭 부분은 입력래치(1)와, 시분할 스위칭을 수행하는 타임메모리(2)와, 출력래치(3)와, 타임메모리 어드레스 선택부(4)와, 기능체커(5)와, 클록발생부(6)와, 제어메모리래치(7)와, 프로세서 정합부(8)와, 제어메모리어드레스 선택부(9)와, 제어메모리부(10)로 구성되어 있다.
상기한 구조의 출력측 시분할 스위칭 부분은 공간분할 스위칭보드(SPXB-B)로부터 들어온 9비트 병렬 데이터가 /CP2(8.191MHz)의 클록으로 입력래치(1)를 통해 타임메모리(2)로 보내진다.
프로세서 정합부(8)는 상위 프로세서로 부터 데이터를 인가받아 제어메모리(10)에 랜덤기입하며, 제어메모리(10)에 기입된 데이터는 제어메모리 어드레스에 의해 순차적으로 판독된다.
이때 판독된 데이터는 입력래치(1)를 통해 타임메모리(2)에 보내진 9비트 병렬 데이터가 타임메모리(2)에 랜덤하게 기입될 어드레스가 된다.
제어메모리(10)의 데이터에 의해 어드레싱되어 랜덤하게 기입된 데이터는 다시 순차적으로 판독되어 /CP2의 클록에 따라 출력래치(3)를 통해 제2도에 도시된 역다중화 보드(DMXB)로 넘어간다.
한편 제2도를 참조하면 역다중화 회로부분은 입력래치(21)와, 시프트 레지스터(22)와, 1/32디코더(23)로 구성되어 있다.
이 역다중화 보드에서는 32개의 입력래치(21)에 일시적으로 저정된 후 1/32 디코더(23)에 의해 선택된 서브하이웨이(SHW)의 데이터가 시프트 레지스터(22)를 통해 직렬 데이터로 변환되어 출력된다.
상기한 종래 기술에 있어서는 시분할 스위칭을 위하여 1K 바이트가 2개인 듀얼포트램(DPRAM)을 사용하여 판독할때의 어드레스가 기입할때의 어드레스와 같아질 가능성이 있으며, 역다중화 기능은 다량의 TTL 소자를 사용해야 하므로 실장면적을 크게 차지하였다.
더욱이 이로 인하여 전력소모가 많고 소자의 발열에 따라 온도상승이 일어나 열에 의한 잡음 및 음성데이터의 찌그러짐 현상이 발생할 가능성이 높다.
따라서 본 발명의 목적은 이러한 종래기술의 문제점을 해결하기 위하여 안출된 것으로 간단한 구조로 하나의 보드에 실장가능한 전전자 교환기 시스템의 시분할 스위치 역다중화 회로를 제공하는 것이다.
제1도는 종래의 출력측 시분할 스위치의 블록회로도이고,
제2도는 종래의 역다중화 회로의 블록도이고,
제3도는 본 발명의 일실시예에 따른 시분할 스위치 역다중화 회로팩의 블록회로도이다.
* 도면의 주요부분에 대한 부호의 설명
31 : 버퍼 디스트리 뷰터 32 : 타임메모리
33 : 디멀티플렉서 34 : 프로세서 정합부
35 : 제어메모리 36 : 카운터
37 : 공간분할제어 메모리
상기한 목적을 달성하기 위하여 본 발명은 공간스위치 보드로부터 입력되는 병렬 데이터를 2개로 분리하여 수용하기 위한 버퍼/디스트리뷰터와, 상기 버퍼/디스트리뷰터로 부터 패리티 검사결과를 보고 받아 상위 프로세서에 보고하고 상기 상위 프로세서로부터 제어신호를 인가받아서 출력하는 프로세서 정합부와, 프로세서 정합부로부터 제어신호가 인가되는 제어메모리와, 상기 버퍼출력이 순차적으로 기입되며 상기 제어메모리로부터 순차적으로 판독된 데이터에 의해 판독 데이터의 어드레스가 결정되는 방식으로 시분할 스위칭을 수행하는 타임메모리와, 상기 타임메모리로부터 판독된 병렬 데이터를 인가받아 직렬로 변환하여 32개의 하이웨이에 차례로 출력시키는 디멀티플렉서로 구성되는 것을 특징으로 하는 전전자 교환기 시스템의 출력측 시분할 스위치 역다중화 회로를 제공한다.
이하에 첨부도면을 참고하여 본 발명을 상세하게 설명한다.
제3도에는 본 발명의 바람직한 일실시예에 따른 시분할 스위치 역다중화회로의 블록도가 도시되어 있다.
제3도에 도시된 바와 같이 본 발명은 16.384 Mbps의 9비트 병렬데이터를 인가받는 버퍼/디스트리뷰터(31)와, 타임메모리(32)와, 디멀티플렉서(33)와, 프로세서 정합부(34)와, 제어메모리(35)와, 카운터(36)와, 공간분할 제어 메모리(37)로 구성된다.
여기서 상기 타임메모리(32)는 1K 바이트 크기의 RAM이 2개인 듀얼포트램(DPRAM)으로 구성되어 있고, 역다중화를 위한 디멀티플레서(33)는 게이트 어레이로 구성되어 있다.
또한 종래 기술과 다르게 추력 측에서 공간스위치를 조절할 수 있도록 제어 데이터를 공간 스위치 측으로 보내기 위한 공간분할 제어 메모리(37)를 구비하고 있다.
상기한 구조를 갖는 본 발명의 동작을 이하에 상세하게 설명한다.
카운터(36)는 공간스위치 보드(SDXB-E)로부터 CP2(8.192MHz), FP2(8K 프레임펄스), 및 CP2보다 90도의 위상차를 갖는 CP2D(8.192MHz)를 받아 필요한 래치클록으로 사용하며 시분할 스위치를 위한 어드레스를 생성한다.
또한 공간스위치 보드(SDXB-E)로 부터 16.384Mbps의 9비트 병렬 데이터가 들어오면 버퍼/디스트리뷰터(31)에서는 8.192Mbps의 9비트 병렬 데이터2개로 분리되어 수용하며 이는 각각의 타임메모리(32)로 입력된다.
상기의 데이터는 타임메모리(32)에 순차적으로 기입되며 한주기는 8MHz이고 1024타임슬롯(Time Slot)단위로 이루어진다.
한편 프로세서 정합부(34)는 버퍼/디스트리뷰터(31)로 부터 패리티검사결과를 보고 받아 상위 프로세서에 보고하며, 상위 프로세서로 부터 제어메모리(35)와 공간분할 제어메모리(37)의 데이터를 인가받아 제어메모리(35)와 공간분할 제어메모리(37)에 기입한다.
이때 제어메모리(35)에 기입되는 데이터는 랜덤하게 기입되고 판독시에는 순차적으로 판독된다.
이때 판독된 제어메모리(35) 데이터는 타임메모리(32)의 판독데이터의 어드레스가 된다. 또한 공간분할 제어메모리(37)의 데이터는 공간분할 스위치의 제어 데이터가 된다.
한편 타임메모리(32)에서 읽혀진 데이터는 디멀티플렉서(33)로 입력되어 8.192Mbps의 병렬 데이터를 받아 직결로 변환되어 32개의 하이웨이(Highway)로 차례로 출력된다.
따라서 종래에는 2중화 구조를 갖는 경우 4개의 보드로 구성되었던 것을 회로변경과 집적화를 통해 하나의 보드에 실장시킴으로써, 종래 보다 원가절감, 생산성 향상을 도모하면서 시스템의 구성을 간소화하고 전력소모량을 최소화 할 수 있는 효과가 있다.
Claims (1)
- 공간스위치 보드로부터 입력되는 병렬데이터를 2개로 분리하여 수용하기 위한 버퍼/디스트리뷰터(32)와, 상기 버퍼/디스트리뷰터(31)로 패리티 검사결과를 보고 받아 상기 프로세서에 보고하며, 상위 프로세서로 부터 데이타를 인가 받아서 출력하는 프로세서 정합부(34)와, 프로세서 정합부(34)로부터 데이터를 인가 받는 제어메모리(35)와, 상기 버퍼(31)출력이 순차기입 되고 상기 제어메모리(35)의 데이터에 의해 판독할 데이터의 어드레스가 결정되어 시분할 스위칭을 수행하는 타임메모리(32)와, 프로세서 정합부(34)로 부터 데이터를 인가받고, 카운터(36)로 부터 어드레스를 인가받아 공간분할 스위치를 제어하는 데이터를 출력하는 공간분할 제어메모리(37)와, 상기 타임메모리(32)로부터 판독된 병렬 데이터를 받아 직렬로 변환하여 32개의 하이웨이로 차례로 출력시키는 디멀티플렉서(33)로 구성되는 것을 특징으로 하는 전전자 교환기 시스템의 출력측 시분할 스위치 역다중화 회로팩.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930030515A KR0153014B1 (ko) | 1993-12-29 | 1993-12-29 | 시분할 스위치 역다중화 회로팩 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930030515A KR0153014B1 (ko) | 1993-12-29 | 1993-12-29 | 시분할 스위치 역다중화 회로팩 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950023185A KR950023185A (ko) | 1995-07-28 |
| KR0153014B1 true KR0153014B1 (ko) | 1998-11-16 |
Family
ID=19373528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930030515A KR0153014B1 (ko) | 1993-12-29 | 1993-12-29 | 시분할 스위치 역다중화 회로팩 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0153014B1 (ko) |
-
1993
- 1993-12-29 KR KR1019930030515A patent/KR0153014B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950023185A (ko) | 1995-07-28 |
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