KR0147507B1 - 개선된 제어메모리 및 유지보수장치 - Google Patents

Abstract

본 발명에 따른 제어 메모리 및 유지보수장치는 클럭선택 및 분배부(16-1)와; 클럭구동부(16-2); 차동수신부(11-1); 직병렬변환 및 다중화부(14); 음성메모리(31); 출력래치(19); 입력래치 및 선택부(21); μ-A, A-μ 변환기(32); 병직렬변환 및 역다중화부(15); 차동송신부(11-2); 패리티검사부(20); 제 1 제어 메모리(33-1); 제 2 제어 메모리(33-2); 제 1 제어데이타 출력래치(22-1); 제 2 제어데이타 출력래치(22-2); 패턴송신부(12-1); 다중화부(30); 패턴수신부(12-2); 이중화제어부(18-2); 패치 및 비교부(12-3)로 구성되어 서브하이웨이 31의 임의의 채널을 통해 시험패턴을 송신하고, 서브하이웨이 해당채널로부터 시험패턴을 수신하므로써 유지보수를 용이하게 한다.

Description

개선된 제어메모리 및 유지보수장치

제 1 도는 본 발명을 설명하기 위하여 도시한 스위칭블럭의 구성도,

제 2 도는 종래의 제어메모리 및 유지보수장치를 도시한 블럭도,

제 3 도는 본 발명에 따른 개선된 제어메모리 및 유지보수장치를 도시한 블럭도,

제 4 도의 (a) 내지 (j)는 제 3 도에 도시된 프로세서 정합부와 타임스위치 프로세서 사이의 타이밍도,

제 5 도의 (a)는 타임 스위치에서 링크측으로 가는 타임 슬롯을 제어하기 위한 제어 메모리의 어드레스 포맷, (b)는 타임 스위치에서 링크측으로 가는 타임 슬롯을 제어하기 위한 제어 메모리의 데이타 포맷,

제 6 도의 (a)는 타임 스위치에서 제어메모리 및 유지보수장치측으로 가는 타임슬롯을 제어하기 위한 제어메모리의 어드레스 포맷, (b)는 타임 스위치에서 제어메모리 및 유지보수장치측으로 가는 타임슬롯을 제어하기 위한 제어메모리의 데이타포맷,

제 7도는 제 3도에 도시된 상태 레지스터를 독출하기의 제어데이타 포맷이다.

*도면의 주요부분에 대한 부호의 설명

1-1~1-4 : 타임슬롯 인터체인지장치 2 : 타임스위치/링크 인터페이스장치

3 : 제어메모리/유지보수장치 4 : 타임스위치 프로세서(TSP)

11 : 차동송수신정합부 12 : 테스트 패턴송수신부

13 : 프로세서 정합부 14 : 직병렬변환 및 다중화부

15 : 병직렬변환 및 역다중화부 16 : 클럭선택 및 분배부

17, 33-1~3 : 제어메모리부 18 : 상태정보수신 및 이중화제어부

19 : 데이타출력 래치 20 : 패리티체커

21 : 데이타 입력래치 22, 22-1~3 : 제어데이타 출력래치

30 : 다중화부 31 : 음성메모리

32 : μ/A 및 A/μ 변환부

본 발명은 디지탈 전(全)전자교환기에서 타임슬럿(time slot)교환 및 집선(concentration)기능을 수행하는 타임 스위치장치의 제어메모리 및 유지보수장치(CMMA : Control Memory and Maintenance Board Assembly)에 관한 것으로, 특히 유지보수를 위한 루프백기능이 개선된 제어메모리 및 유지보수장치(CMMA)에 관한 것이다.

일반적으로 디지탈 전전자교환기의 스취칭 네트웍은 제 1 도에 도시된 바와 같이 타임스위치 (T)-공간분할스위치(S)-타임스위치(T)로 구성되며, 상기 타임 스위치(T)는 가입자측으로부터 2,048 kHz의 32 서브하이웨이(32 SHW : 여기서 1 SHW는 32채널이므로 32 SHW = 32 × 32 = 1,024 채널( = 1K 채널))의 직렬 데이타 스트림을 입력받아 병렬로 변환 및 다중화한 후 음성메모리에 순차적으로 기록하고, CMMA(3)에 있는 제어 메모리의 데이타에 따라 랜덤하게 독출하여 타임슬롯을 교환하며 수신된 1K의 타임슬럿을 제어메모리의 제어에 따라 가입자측으로 분배하는 4개의 타임슬롯 인터체인지장치(TSIA : Time Slot Interchange Board Assembly)(1-1~1-4)와; 상기 4개의 TSIA(1-1~1-4)로부터 입력받은 1K타임슬롯의 데이타를 병-직렬변환 및 다중화한 후 CMI2 엔코딩하여 1K 링크측으로 출력하며, 링크측으로부터 수신된 데이타를 CMI2 디코딩하여 직-병렬변환한 후 역다중화하여 TSIA로 출력하는 타임스위치/링크 인터페이스장치(TLIA : Time swich Link Interface Board Assembly)(2), 및 타임스위치 프로세서(TSP)(4)와 인터페이스하며 각종 제어메모리 및 유지보수기능을 제공하는 제어메모리 및 유지보수 장치(3)로 구성되어 타임슬롯교환을 수행한다. 이때, 타임스위치(T)의 출력은 공간분할스위치(S)에서 다시 공간스위칭된 후 상대측 타임스위치블럭(T)에서 다시 타임슬롯 교환이 이루어진다.

여기서, 제어메모리 및 유지보수장치(3)는 상기와 같은 타임 스위치에서 타임슬롯 교환을 위한 제어 데이타 제공, 신호장치 및 서비스 유니트 정합기능, 인트라 졍터(intra -junctor)에 대한 경로제공, 및 타임스위치 프로세서 정합기능등을 제공하며, 이러한 기능을 수행하는 종래의 제어메모리 및 유지보수장치는 대한민국특허 공보 제 3427 호로 공고(공고번호 : 93-9628 ; 공고일 1993. 10. 7)되었는 바, 상기 공고된 제어메모리 및 유지보수장치는 제 2 도에 도시된 바와 같이, 두개의 TLIA로부터 클럭 두쌍을 수신하여 이 클럭들중에서 정상적인 클럭을 선택하여 공급하는 클럭선택 및 분배부(16)와; 상기 클럭선택 및 분배부(16)에 연결되고 서비스 유니트와 데이타 송수신 인터페이스기능을 수행하는 차동송수신 정합부(11); 상기 클럭선택 및 분배부(16)에 연결되고 타임슬럿 교환장치(TSIA)로부터의 데이타를 입력받는 데이타 입력래치(21); 상기 클럭선택 및 분배부(16)에 연결되고 상기 데이타 입력래치(21)로부터 출력되는 병렬데이타를 병-직렬 변환 및 역다중화하는 병직렬 변환 및 역다중화부(15); 상기 클럭선택 및 분배부(16)에 연결되고 상기 차동송수신 정합부(11)와 병-직렬변환 및 역다중화부(15)에서 출력되는 데이타를 다중화하여 병렬 데이타로 출력시키는 직병렬변환 및 다중화부(14); 상기 클럭 선택 및 분배부(16)에 연결되고 상기 직병렬변환 및 다중화장치(14)로부터 데이타를 TSIA로 출력시키는 데이타 출력래치(19); 상기 데이타 입력래치(21)에서 출력하는 데이타와 상기 직병렬 변환 및 다중화부(14)에서 출력하는 데이타를 입력 받아 패리티를 검출하여 체크하는 패리티체커(20); 타임 스위치 프로세서(TSP)와 데이타 송수신 인터페이스 기능을 수행하는 프로세서 정합부(13); 상기 클럭선택 및 분배부(16)에 연결되고, 상기 프로세서 정합부(13)를 통해 채널정보와 테스트 패턴정보를 수신하여 테스트 패턴을 발생시켜 해당 채널로 송출하고, 태스트 패턴정보를 수신하여 프로세서 정합부(13)로 보내는 테스트 패턴 송수신부(12); 상기 프로세서 정합부(13)를 통한 어드레스 및 제어데이타를 수신하여, 상기 클럭선택 및 분배부(16)에서 제공하는 소정의 클럭을 어드레스로 하여 해당 어드레스에 저장하고, 제어 데이타를 출력하는 제어 메모리부(17); 상기 제어메모리의 출력을 TSIA로 전송하는 제어데이타 출력래치(22); 상기 클럭선택 및 분배부(16)에 연결되고 타임 스위치 장치(TSP)로 부터의 각종 경보상태 신호정보와 패리티 체커(20)로부터 패리티 체크결과신호와 이중화된 상대측 장치로부터의 이중화 상태신호(OJC)를 입력 받아 상태정보 데이타로서 프로세서 정합부(13)를 통해 타임스위치 프로세서(TSP)로 전송하고, 자신의 이중화 상태를 나타내는 이중화 제어신호(JC)를 상대측 장치로 출력하는 상태정보수신 및 이중화제어부(18)를 구비하여 타임스위치 장치내에서 타임슬럿 교환장치로부터 타임슬럿 교환되어 나오는 9비트 데이타를 수신하여 패리티 체크를 수행한 후 역다중화하여 서비스 유니트로 송출하는 기능, 서비스 유니트로부터 다이알음과 화중음등 각종 음을 수신한 후 타임 스위칭을 수행하여 필요한 전화가입자로 송출될 수 있도록 다중화하는 기능, TSIA를 제어하기 위한 공통메모리 데이타를 프로세서로부터 수신하여 최대 4대의 TSIA를 제어하는 기능, 타임스위치내의 각 장치상태 체크 및 자체통화로시험기능, 타임스위치장치 이중화 기능, 타임스위치에 수용된 가입자끼리 통화시 내부정터(intra -junctor)를 통한 루프백기능등을 수행한다.

그런데 상기와 같은 종래의 제어 메모리 및 유지보수장치에서 인트라 정터를 위한 μ/A 또는 A/μ 변환기능이 4개의 TSIA에서, CMMA로 출력되는 측에 각각 구현되었기 때문에 4개의 μ/A 및 A/μ 변환기가 필요하였으며, 동일 프레임으로 입력되는 가입자 전화채널 데이타들이 타임슬롯교환되어 출력될 때 각 타임슬롯의 프레임 지연이 서로 달라 타임슬롯 순서보전이 이루어지지 않았다.

이에 본 발명은 상기와 같은 종래의 문제점을 해소하기 위하여 안출된 것으로, 음성 메모리를 추가하므로써 타임슬롯을 보전하여 장차 예상되는 중대역 ISDN 서비스의 제공을 가능하게 한 개선된 제어메모리 및 유지보수를 제공하는데 그 목적이 있다.

또한, 본 발명의 다른 목적은 μ/A 또는 A/μ 변환기능을 구비하여 타임슬롯 인터체인지장치에서 필요한 μ/A 또는 A/μ 변환부의 갯수를 줄여 제조비용을 절감한 개선된 제어메모리 및 유지보수를 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 장치는 차동수신부를 통해 서비스 유니트로부터 수신된 데이타를 직병렬 변환하고, 인트라 정터를 위해 루프된 데이타를 직병렬 변환한 후 멀티플랙싱하여 패리티를 삽입하여 출력래치를 통해 출력하며, 타임슬롯 인터체인지장치로부터 데이타를 입력받아 병직렬변환 후 페리티를 체크하여 일부는 인트라 정터를 위해 직/병렬변환 및 다중화부로 루프백하고, 나머지 일부는 차동송신부를 통해 서비스 유니트로 출력하며, 프로세서정합부를 통해 타임스위치장치와 인터페이스되어 시험패턴을 송신 및 수신하며 제어메모리에 타임슬럿교환을 위한 제어데이타를 저장한 후 타임슬롯 인터체인지장치로 출력하는 제어메모리 및 유지보수장치에 있어서, 상기 직병렬변환 다중화부와 출력래치 사이에 클럭선택 및 분배부의 클럭에 따라 순차적으로 저장하고 순차적으로 독출하는 음성 메모리를 더 구비하여 타임슬롯 순서보전을 가능하게 한 것을 특징으로 한다.

또한, 본 발명에 따른 제어메모리 및 유지보수장치는 타임슬롯인터체인지장치로부터 입력된 병렬 가입자 채널 데이타를 제어메모리의 제어데이타에 따라 μ/A 혹은 A/μ로 변환하기 위한 변환장치를 구비할 수 있다.

또한, 본 발명에 따른 제어메모리 및 유지보수장치는 타임스위치 프로세서의 제어에 따라 테스트인에이블 및 테스트 데이타를 발생하는 패턴 송신부와; 상기 패턴 송신부로부터 인에이블신호가 입력되면 서브하이웨이 31의 해당 채널로 패턴 데이타를 다중화하는 다중화부; 상기 병직렬변환 및 역다중화부의 출력으로부터 서브하이웨이 31의 해당 채널을 통해 테스트 패턴을 수신하는 패턴수신부가 구비되어 타임스위치의 시험 및 유지보수를 가능하게 한다.

또한, 본 발명에 따른 개선된 제어메모리 및 유지보수장치에 있어서, 제어 메모리가 타임슬롯 인터체인지의 음성 메모리에 저장된 데이타를 링크측으로 읽어가기 위한 어드레스를 저장한 제 1 제어 메모리와, 타임슬롯 인터체인지의 음성 메모리에 저장된 데이타를 CMMA측으로 읽어가기 위한 어드레스를 저장한 제 2 제어 메모리, 및 2K 중계선 정합을 위한 제 3 제어 메모리로 구성될 수 있으며, 상기 제어메모리의 데이타를 각각 출력하기 위한 출력래치들이 구비된 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 자세히 설명하기로 한다.

본 발명에 따른 제어 메모리 및 유지보수장치는 제 3도에 도시된 바와 같이 두개의 TLIA로부터 CP3, CP3D, FP3 클럭을 수신하여 유효신호에 따라 한 TLIA의 클럭입력을 선택하여 분배하는 클럭선택 및 분배부(16-1)와; 상기 클럭선택 및 분배부(16-1)의 출력을 입력받아 4조의 서브하이웨이당 1조의 MCLK(4,096kHz), FS(8kHz)의 클럭을 출력하는 클럭구동부(16-2); 서비스 유니트로부터 2048kbps의 전송속도를 갖는 서브하이웨이 차동 직렬 데이타를 수신하여 단일(single ended) 직렬 데이타로 출력하는 차동수신부(11-1); 상기 클럭선택 및 분배부(16-1)의 클럭에 따라, 상기 차동수신부(11-1)의 직렬 데이타출력을 병렬로 변환함과 아울러 루프백된 인트라-정터용 서브하이웨이 직렬 데이타를 병렬로 변환한 후 1/32 디코더에 의해 다중화된 후 바이트단위의 데이타에 대해 1 비트의 패리티를 발생하여 출력하는 직병렬변환 및 다중화부(14); 상기 직병렬변환 및 다중화부(14)의 출력을 상기 클럭선택 및 분배부(16-1)의 출력에 따라 순차적으로 기록하며 상기 클럭선택 및 분배부(16-1)의 출력에 따라 순차적으로 독출하여 타임슬롯 순서를 재배열하는 음성메모리(31); 상기 음성메모리(31)의 출력을 상기 래치하여 TSIA로 출력하기 위한 출력래치(19); 제 1 TSIA그룹 및 제 2 TSIA그룹으로부터 10비트의 병렬 데이타를 입력받아 유효비트에 따라 하나의 입력을 선택하는 입력래치 및 선택부(21); UA, TC비트에 다라 μ-A 또는 A-μ 변환하는 μ-A, A-μ 변환기 (32); 상기 μ-A , A-μ 변환기(32)의 병렬 출력에서 패리티를 체크함과 아울러 직렬로 변환한 후 일부는 인트라 정터를 위하여 상기 직병렬 변환 및 다중화부(14)로 루프백하고, 나머지 일부는 차동송신부(11-2)로 출력하는 병직렬변환 및 역다중화부(15); 상기 병직렬변환 및 역다중화부(15)로부터 단일 출력의 직렬데이타를 입력받아 차동신호로 구동하여 서비스 유니트로 출력하는 차동송신부(11-2); 상기 직병렬변환 및 다중화부(14)와 병직렬변환 및 역다중화부(15)로부터 패리티 관련정보를 입력받아 상태정보 수신부(18-1)로 출력하는 패리티검사부(20); 프로세서 정합부(13-1)를 통해 타임스위치 프로세서(TSP)로부터 타임슬롯 인터체인지(TSIA)의 음성 메모리에 저장된 데이타를 링크측으로 읽어가기 위한 어드레스를 입력받아 랜덤하게 저장하며, 상기 클럭선택 및 분배부 (16-1)의 클럭에 따라 순차적으로 독출하는 제 1 제어 메모리 (33-1); 상기 프로세서 정합부(13-1)를 통해 타임슬롯 인터체인지의 음성 메모리(31)에 저장된 데이타를 CMMA 측으로 읽어가기 위한 어드레스를 저장한 제 2 제어 메모리(33-2); 상기 제 1 제어 메모리(33-1)의 출력을 래치하여 TSIA로 출력하기 위한 제 1 제어데이타 출력래치(22-1); 상기 제 2 제어 메모리(33-2)의 출력을 래치하여 TSIA로 출력하기 위한 제 2 제어데이타 출력래치(22-2); 상기 타임스위치 프로세서의 제어에 따라 테스트인에이블(TEST ENABLE) 및 테스트 데이타(TEST DATA)를 발생하는 패턴송신부(12-1); 상기 패턴송신부(12-1)로부터 인에이블신호가 입력되면 서브하이웨이 31의 해당 채널로 패턴 데이타를 멀티플랙싱하는 다중화부(30); 상기 병직렬변환 및 역다중화부(15)의 출력으로부터 서브하이웨이 31의 해당 채널을 통해 테스트 패턴을 수신하는 패턴수신부(12-2); 다른 CMMA로부터 이중화제어신호(OJC)를 입력받고 자신의 이중화제어신호(JC)를 출력하는 이중화제어부(18-2); 래치 및 비교부(12-3)로 구성되어 있다.

즉, 차동수신부(11-1) 및 차동 송신부(11-2)는 종래의 차동송수신정합부 (11)에 해당하며, 각종 신호를 발생시키고 처리하는 서비스 유니트로부터 RS-422방식의 차동직렬 데이타(2048Kbps, 32PCM채널) 20쌍을 수신하여 TTL레벨로 변환시킨 뒤 직병렬 변환 및 다중화부(14)로 보내주며, 병직렬 변환 및 역다중화부(15)로부터 2048kbps의 직렬 데이타를 TTL 레벨로 수신한 뒤 차동데이타로 변환하여 상기 서비스 유니트로 송출한다.

또한, 직병렬변환 및 다중화부(14)에서는 상기 차동수신부(11-1)와 병직렬 변환 및 역다중화부(15)에서 출력되는 TTL레벨의 32 서브하이웨이(2048Kbps직렬)를 수신한 뒤 다중화하여 9비트 병렬데이타로 출력하고, 출력래치(19)는 상기 직병렬 변환 및 다중화부(14)로부터 다중화된 9비트 병렬신호를 입력받아 TSIA로 출력하고, 입력래치 및 선택부(21)는 TSIA로부터 10비트 데이타(8비트 데이타, 1비트 패리티, 1비트 유효신호)를 입력받아 유효신호에 따라 특정 래치를 선택하고, 선택된 래치의 출력 데이타를 병직렬변환 및 역다중화부(32)에 송신하며 병직렬변환 및 역다중화부(15)는 병렬 데이타를 수신한 뒤 병직렬변환 및 역다중화하여 차동송신부(11-2)와 직병렬변환 및 다중화부(14)에서 32서브하이웨이를 출력한다.

이때, 상기 직병렬 변환 및 다중화부(14)에서 패리티를 발생하여 9비트의 데이타열로 만들어 클럭선택 및 분배부(16-1)의 클럭에 따라 순차적으로 음성메모리(31)에 저장하며, 클럭선택 및 분배부(16-1)의 다른 클럭에 다라 순차적으로 상기 음성메모리(31)로부터 독출하여 타임슬롯보전(TSI)기능을 수행하며, TSIA로부터 입력되는 통화데이타를 제어메모리의 UA, TC 제어데이타에 따라 변환부에서 μ-A 또는 A-μ 변환한다.

한편, 프로세서 정합부(13-1)는 RS-485 송수신방식으로 타임스위치 프로세서(TSP)와 어드레스 및 데이타 송수신 인터페이스 기능을 수행하며, 테스트패턴 송신 및 수신부(12-1, 12-2)는 상기 프로세서 정합부(13-1)를 통해 타임스위치 프로세서로부터 송출된 채널정보와 테스트 패턴정보를 수신하여 테스트패턴을 발생시켜 해당 채널로 송출하고, 시험하고자 하는 통화로를 거친 테스트 패턴정보를 수신하여 프로세서 정합부(13-1)를 통해 타임스위치 프로세서(TSP)로 보내준다.

또한 제 1 제어메모리(33-1)와 제 2 제어메모리 (33-2)는 1K × 16 또는 2K × 16비트 이중포트메모리등으로 구성되어 프로세서 정합부(13-1)에서 어드레스 및 제어데이타를 수신하여 해당 어드레스에 저장하고, 클럭선택 및 분배부(16-1)의 주기적인 클럭을 어드레스로 입력 받아 16비트의 제어데이타를 출력시키며, 제 1 및 제 2 제어데이타 출력래치(22-1, 22-2)는 상기 제 1 및 제 2 제어메모리(33-1, 33-2)의 출력을 래치하여 TSIA로 출력한다. 페리티 검사부(20)는 직병렬변환 및 다중화부의 출력과 병직렬변환 및 역다중화부의 출력을 입력받아, 입출력데이타에 대한 패리티 체크결과를 상태정보 수신부(18-1)로 출력한다.

이어서, 이해의 편의를 위하여, 종래와 그 동작이 유사한 블럭은 더 이상 자세한 설명을 생략하고, 개선된 블럭을 중심으로 설명한다. 먼저, 상기 프로세서 정합부(13-1)와 타임스위칭 프로세서(TSP)사이는 시스템 클럭선(SCLK), 모드/어드레스 및 송신데이타의 시작을 표시하는 FS신호선, 송신데이타 직렬버스선(TxD), TD버스 선택신호선, 모드/어드레스 직렬데이타 0 버스(MOD/ADDR0), 모드/어드레스 직렬데이타 1 버스(MOD/ADDR1), 모드/어드레스 직렬 데이타 2 버스(MOD/ADDR2), 모드/어드레스 직렬데이타 3 버스(MOD/ADDR3), 수신 직렬데이타 버스 (RxD), 데이타 송수신 준비상태신호선(/RDY), 인터럽트(INT) 등과 같은 11개의 신호선을 갖는 TD-BUS로 연결되는데, 상기 TD-BUS를 통해 데이타가 전달되는 타이밍은 제 4 도의 (a) 내지 (j)에 도시된 바와 같이, 1.25MHz의 시스템 클럭에 동기되어 8kHz의 /FS신호가 로우가 되는 타이밍에 MOD/ADR 0~MOD/ADR3 선으로 8비트의 모드 및 어드레스신호가 직렬 전송되고, 상기 어드레스에 의해 선택된 장치가 /RDY신호를 로우로 떨어뜨리며, 이에 따라 TxD 혹은 RxD 직렬 버스선을 통해 8비트의 데이타가 전송된다. 여기서, 모드/어드레스신호선을 통해 전송되는 모드신호에 따른 모드별 기능은 다음 표 1에 도시된 바와 같다.

상기 표 1에 있어서, 모드 0은 라이트 후 리드(Read after Write) 기능 모드로서, TSIA 및 CMMA보드의 프로세서 인터페이스가 정상인지를 점검하기 위하여 사용되며, 모드 1은 제어메모리의 임의의 어드레스에 저장된 데이타를 TSP가 리드하여 제어메모리 점검 및 유지보수를 위해 사용되고, 모드 2는 타임슬롯할당을 위하여 제어 메모리에 제어데이타를 라이트하기 위한 모드이며, 모드 3은 TSP의 제어에 따라 자체통화로를 시험하기 위하기 위하여 시험 패턴을 라이트 혹은 리드하거나 타임 스위칭 네트웍의 상태를 저장하고 있는 상태 레지스터를 리드하기 위한 모드이고, 모드 4는 송신일때 8 : 2 또는 8 : 1 집선시 가입자 전화채널단위로 유효비트를 제어하거나, 수신일때 8 : 2 집선시 TLIA에서 TSIA 방향의 병렬데이타를 선택하기 위한 모드이다. 또한, 모드 8에서 모드 15는 TLIA를 제어하기 위하여 사용되는 모드이다.

이어서, 본 발명에 따라 제어메모리에 제어데이타를 라이트하는 동작을 설명한다.

본 발명에 따른 제어메모리 및 유지보수장치의 제어메모리(33-1, 33-2, 33-3)는 앞서 설명한 바와 같이 TSIA에서 TLIA로 가는 타임슬롯을 제어하기 위한 제어 메모리 (33-1)와, TSIA에서 CMMA로 가는 타임슬롯을 제어하기 위한 제어 메모리(33-2), 및 로칼 서브시스템에서 2K 중계선 정합을 위한 제어 메모리(33-3)로 구성되는 바, 타임스위치에서 링크장치측으로 가는 타임슬롯을 제어하기 위한 제어 메모리의 어드레스 포맷은 제 5 도의 (a)에 도시된 바와 같이, 하위 10비트가 음성메모리를 읽기 위한 어드레스로서, 비트0~비트4로 채널(32 채널중 하나)을 선택하고, 비트5~비트9로 서브하이웨이(SHW)를 선택하며, 비트11(CM1)과 비트10(CM0)은 0이면 음성메모리의 데이타를 TLIA-A0로 읽어가고, 1이면 ASS내 2k 링크 사용시 음성메모리의 데이타를 TLIA-A1로 읽어가도록 하며, 비트 12(W/R)는 0이면 리드를 1이면 라이트를 나타내고, 비트13(BID)은 0이면 CMMA를 억세스하기 위한 것이고, 1이면 TSIA를 억세스하기 위한 것이다. 또한, 비트14(NS)는 0이면 로우 바이트, 1이면 하이 바이트를 나타내며, 비트15(PL)는 0이면 TSL A플레인을 선택하고, 1이면 TSL B플레인을 선택한다.

또한 타임스위치에서 링크장치측으로 가는 타임슬롯을 제어하기위한 제어 메모리의 데이타 포맷은 제 5 도의 (b)에 도시된 바와 같이, 하위 10비트가 음성메모리를 읽기 위한 어드레스로서, 비트0~비트4로 서브하이웨이(32SHW중 하나)을 선택하고, 비트5~비트9로서 채널을 선택하며, 비트11(TS1)과 비트10(TS0)은 4개의 TSIA중 하나를 선택하기 위한 것으로, 0이면 라인00001~1023까지로 TSIA-A0으로 부터 읽어오고, 1이면 라인 1024~2047까지로 TSIA-A1으로부터 읽어오고, 10이면 라인 2048~3071 까지로 TSIA-A2로부터 읽어오고, 11이면 라인 3,072~4,095까지로 TSIA-A3으로부터 읽어온다. 또한, 비트 13(PR)와 비트12(BI)가 0 이면 TSIA-A로부터 TLIA-A 방향으로 데이타를 읽어가는 것이고, 10이면 CMMA-A로부터 TLIA-A로 데이타를 읽어가는 것이며, 11이면 아이들(idle)을 나타내며, 비트15(UA)와 비트14(TC)가 0이면 A-μ 변환을 나타내고, 10이면 μ-A변환을 나타내며 11은 변환되지 않음을 나타낸다.

이와 같이, TSP가 제 5도의 (a)에 도시된 바와 같은 제어 어드레스 포맷으로 지정된 임의의 어드레스에 따라 제어 메모리 (33-1)에 제 5 도의 (b)에 도시된 제어 데이타 포맷의 16비트 데이타를 저장하고, 계수기에서 분주된 클럭들에 의해 순차적으로 읽혀지면서 상기 제어 메모리에 저장된 제어 데이타가 음성메모리의 데이타를 읽기 위한 어드레스가 된다.

한편, 제 6 도의 (a)는 타임스위치에서 제어메모리 및 유지보수장치측으로 가는 타임슬롯을 제어하기 위한 제어 메모리의 어드레스 포맷을 도시한 것으로, 하위 10비트가 음성메모리를 읽기 위한 어드레스로서, 비트0~비트4로 서브하이웨이를 선택하고, 비트5~비트9로서 채널을 선택하며, 비트11(CM1)과 비트10(CM0)이 1X (여기서, X는 돈케어를 나타냄)이면 음성메모리의 데이타를 CMMA-A로 읽어가며, 비트12(W/R)가 0이면 리드를, 1이면 라이트를 나타내고, 비트13(BID)은 0이면 CMMA를 억세스하기 위한 것이고, 1이면 TSIA를 억세스하기 위한 것이다. 또한, 비트14(NS)는 0이면 로우 바이트, 1이면 하이 바이트를 나타내며, 비트15(PL)는 0이면 TSL A플레인을 선택하고, 1이면 TSL B플레인을 선택한다.

또한 제 6 도의 (b)는 타임스위치에서 제어메모리 및 유지보수장치측으로 가는 타임슬롯을 제어하기 위한 제어 메모리의 데이타 포맷으로, 하위 10비트가 음성메모리를 읽기 위한 어드레스로서, 비트0~비트4로 서브하이웨이(32SHW중 하나)을 선택하고, 비트5~비트9로서 채널을 선택하며, 비트11(TS1)과 비트10(TS0)은 4개의 TSIA중 하나를 선택하기 위한 것으로, 0이면 라인 00001~1023까지로 TSIA-A0으로부터 읽어오고, 1이면 라인 1024~2047까지로 TSIA-A1으로부터 읽어오고, 10이면 라인 2048~3071 까지로 TSIA-A2로부터 읽어오고, 11이면 라인 3,072~4,095까지로 TSIA-A3으로부터 읽어온다. 또한, 비트13(PR)과 비트12(BI)가 0 이면 TSIA-A로부터 TLIA-A 방향으로 데이타를 읽어가는 것이고, 1이면 CMMA-A에서 CMMA-A방향으로 데이타를 읽어가는 것이고, 10이면 TLIA-A로부터 CMMA-A로 데이타를 읽어가는 것이며 11이면 아이들(idle)을 나타내며, 비트15(UA)와 비트14(TC)가 0이면 A-μ변환을 나타내고, 10이면 μ-A변환을 나타내며 11은 변환되지 않음을 나타낸다.

이와 같이, TSP가 제 6 도의 (a)에 도시된 바와 같이 제어 어드레스 포맷으로 지정된 임의의 어드레스에 따라 제어메모리(33-2)에 제 6 도의 (b)에 도시된 제어 데이타 포맷의 16비트 데이타를 저장하고, 계수기에서 분주된 클럭들에 의해 순차적으로 읽혀지면서 상기 제어 메모리에 저장된 제어 데이타가 음성메모리를 읽기 위한 어드레스가 된다.

그리고, 제 7 도는 제 3도에 도시된 상태정보 수신부(18-1)의 레지스터를 독출하기의 제어데이타 포맷으로, MXSEL 데이타의 값에 따라 8비트의 데이타를 갖는 3개의 레지스터로부터 24가지의 상태정보를 읽어 올수 있다.

이상에서 살펴본 바와 같이 본 발명에 따른 제어메모리 및 유지보수장치는 서브하이웨이 31의 임의의 채널을 통해 시험패턴을 송신하고, 서브하이웨이 31의 행당 채널로부터 시험패턴을 수신하므로써 유지보수를 용이하게 하는 효과가 있다.

Claims (4)

1. 차동 수신부(11-1)를 통해 서비스 유니트로부터 수신된 데이타를 직병렬 변환하고, 인트라 정터를 위해 루프된 데이타를 직병렬변환한 후 멀티플랙싱하여 패리티를 삽입하여 출력래치(19)를 통해 출력하며, 타임슬롯 인터체인지장치(TSIA)로부터 데이타를 입력받아 병직렬변환 후 패리티를 체크하여 일부는 인트라 정터를 위해 직/병렬변환 및 다중화부(14)로 루프백하고, 나머지 일부는 차동송신부(11-2)를 통해 서비스 유니트로 출력하며, 프로세서정합부(13-1)를 통해 타임스위치장치와 인터페이스되어 시험패턴을 송신 및 수신하며 제어메모리에 타임슬럿교환을 위한 제어데이타를 저장한 후 타임슬롯 인터체인지장치(TSIA)로 출력하는 제어메모리 및 유지보수장치에 있어서, 상기 직병렬변환 다중화부(14)와 출력래치(19) 사이에 클럭선택 및 분배부(16-1)의 클럭에 따라 순차적으로 상기 직병렬변환 다중화부(14)의 출력을 저장하고 순차적으로 독출하는 음성 메모리(31)를 더 구비하여 타임슬롯 순서보전을 가능하게 한 것을 특징으로 하는 개선된 제어메모리 및 유지보수장치.
2. 제 1 항에 있어서, 타임슬롯 인터체인지장치로부터 입력받은 병렬 가입자 채널 데이타를 제어 메모리의 제어데이타에 따라 μ-A 혹은 A-μ로 변환하여 병직렬변환 및 역다중화부로 출력하기 위한 μ-A/A-μ 변환부(32)가 더 구비되는 것을 특징으로 하는 개선된 제어 메모리 및 유지보수장치.
3. 제 1 항에 있어서, 상기 제어메모리 및 유지보수장치는 타임스위치 프로세서의 제어에 따라 테스트인에이블 및 테스트 데이타를 발생하는 패턴 송신부(12-1)와; 상기 패턴 송신부로부터 인에이블신호가 입력되면 서브하이웨이 31의 해당 채널로 패턴 데이타를 다중화하는 다중화부(30); 상기 병직렬변환 및 역다중화부의 출력으로부터 서브하이웨이 31의 해당 채널을 통해 테스트 패턴을 수신하는 패턴수신부(12-2)가 구비되어 타임스위치의 시험 및 유지보수를 가능하게 하는 것을 특징으로 하는 개선된 제어메모리 및 유지보수장치.
4. 제 1 항에 있어서, 상기 제어 메모리가 타임슬롯 인터체인지의 음성 메모리에 저장된 데이타를 링크측으로 읽어가기 위한 어드레스를 저장한 제 1 제어 메모리(33-1)와; 타임슬롯 인터체인지의 음성 메모리에 저장된 데이타를 CMMA측으로 읽어가기 위한 어드레스를 저장한 제 2 제어 메모리 (33-2); 및 2K 중계선 정합을 위한 제 3 제어 메모리(33-3)로 구성되는 것을 특징으로 하는 개선된 제어메모리 및 유지보수장치.