KR0147506B1

KR0147506B1 - 개선된 멀티플랙서/디멀티플랙서

Info

Publication number: KR0147506B1
Application number: KR1019950014379A
Authority: KR
Inventors: 김재평
Original assignee: 유기범; 대우통신주식회사
Priority date: 1995-05-31
Filing date: 1995-05-31
Publication date: 1998-08-17
Also published as: KR960043952A

Abstract

본 발명은 디지탈 교환기의 멀티플랙서/디멀티플랙서에 관한 것으로서, 차동수신기(1)와;직-병렬반환 및 다중화부(2);래치(3);병렬 데이타 수신기(8); 래치 및 선택부(22); 병-직렬변환 및 역다중화부(7); 자동라인 드라이버(6); 클럭선택 및 분배부(40); 제어메모리 및 유지보수장치(CMMA)로부터 시험인에이블신호(TEST ENABLE)와 시험패턴 데이타(TEST DATA)를 입력하여 서브하이웨이 31의 임의의채널로 다중화하고, 루프백제어 신호에 따라 병 -직렬변환 및 역다중화부(7)로부터 수신한 소정 타임슬롯의 데이타를 루프백하여 직-병렬변환 및 다중화부(2)로 출력하는 루프백 및 시험패턴 다중화부(20)로 구성되어 소정 타임슬롯을 루프백시키고, 특정 서브하이웨이를 통해 시험패턴을 송수신할 수 있으므로 ,통화로의 이상유무를 서비스를 중단하지 않고서도 시험할 수 있어 유지보수가 용이하다.

Description

개선된 멀티플랙서 /디멀티 플랙서

제1도는 종래의 멀티플랙서/디멀티플랙서를 도시한 블럭도.

제2도는 본 발명에 따른 멀티플렉서/디멀티플랙서를 도시한 블럭도이다.

*도면의 주요부분에 대한 부호의 설명

1:차동수신기 2:직-병렬변환 및 다중화부

3:출력래치 4:클럭분주기

5:1/32 디코더 6:차동라인 드라이버

7:병-직렬변환 및 역다중화부 8:병렬데이타 수신기

9:패리티발생기 10:패리티 체커

20:르프맥 및 시험패턴다중화부 21:경보부

22:래치 및 선택부 41:클럭수신부

42:클럭감시 및 선택부 43:카운터

44:클럭분배부 45,46:클럭구동부

본 발명은 디지탈 전(全)전자교환기의 타임스위칭기술에 관한 것으로, 특히 원격교환시스템(RASM:Remote Access Switching Module)과 본체간을 PCM링크로 인터페이스하기 위한 멀피플랙서/디멀티플랙서 (RMDA:Remote MUX/DMUX Board assembly)에 관한 것이다.

일반적으로 , 멀티플랙서/디멀티플랙서(RMDA)는 원격교환시스템(RASM)과 본체간을 PCM링크로 연결시, 로컬 서브시스템에 수용되는 T1로칼 데이타링크장치(TLDL)와 정합시키기 위한 기능을 수행하는 장치인 바, 종래의 멀티플랙서/디멀티플랙서는 대한민국 특허 공보 제 2825호로 공고(공고번호:92-5062; 공고일 1992.6.26)된 바 있으며, 상기 공고된 멀티플랙서/디멀티플랙서는 제1도에 도시된 바와 같이 32서브하이웨이(SHW)로 들어오는 2,048kbps 차동통화 데이타를 2.048kbps의 단일 통화데이타(즉, TTL레벨의 통화데이타)로 변환하는 차동라인 수신기(1)와; 상기 차동라인 수신기(1)로부터 2,048kbps의 데이타를 직렬에서 병렬로 변환하고 1/32디코더의 출력에 따라 멀티플랙싱 래치하여 8,192kbps의 8비트 병렬 데이타로 송출하기 위한 직-병렬 변환 및 다중화부(2); 외부라인으로부터 CP3클럭(8,192kHz), DP3D(90°지연된 8,192kHz)클럭, 및 FP(8kHz)신호를 입력받아 내부에 필요한 클럭을 분주하는 클럭분주기(4); 상기 클럭분주기(4)로부터 클럭신호들을 1/32디코딩하여 상기 직-병렬변환 및 다중화부(2)와 병-직렬변환 및 역다중화부(7)로 출력하는 1/32 디코더(5); 상기 직-병렬변환 및 다중화부(2)와 클럭분주기(4)에 연결되어 상기 클럭분주기(4)로부터의 클럭신호에 의해, 상기 직-병렬변환 및 다중화부(2)로부터의 8,192kbps데이타 신호를 래치시킨 후 송출하는 래치(3); 상기 클럭분주기(4)로부터의 클럭신호에 의해 외부에서 들어오는 8,192kbps 데이타를 래치하여 수신하는 병렬데이타 수신기(8); 상기 병렬데이타 수신기(8) 및 1/32 디코더(5)에 연결되어 수신되는 8,192kbps의 데이타를 병렬-직렬 변환하고 상기 1/32 디코더(5)의 출력신호에 의해 상기 데이타를 디멀티플랙싱하여 래치후 2,028kbps의 데이타로 송출하는 병-직렬 변환 및 역다중화부(7); 및 상기 병-직렬변환 및 역 다중화부(7)로 부터의 2,048kbps데이타를 이중화제어신호(Jc)의 제어에 의해 32 차동라인으로 출력시키기 위한 차동라인 드라이버(6)로 구성되어 있다.

상기와 같은 종래의 멀티플랙서/디멀티플랙서에 있어서, 차동라인 수신기를 통해 32개의 서브하이웨이를 통해 들어오는 8비트 PCM데이타는 시프트 클럭(CP5)에 의해 직렬에서 병렬로 변환된 후 래치되고, 상기 래치된 데이타는 1/32 디코더(5)로부터 공급되는 출력인에이블신호에 의해 출력드라이버(3)를 통해 출력된다. 또한 디멀티플랙싱된 32개의 2,048kbps의 속도를 갖는 직렬 통화데이타는 32개의 RS422통신방식의 차동라인 드라이버(6)를 통해 출력된다.

그런데, 상기와 같은 종래의 멀티플랙서/디멀티플랙서는 통화로를 시험하기 위한 루프백기능과 시험패턴을 송신 및 수신하는 기능이 없으므로 유지보수가 어려운 문제점이 있다.

이에 본 발명은 상기와 같은 종래의 문제점을 해소하기 위하여 안출된 것으로, 유지보수를 용이하게 하기 위하여 루프백기능 및 시험패턴 송수신기능이 구비된 멀티플랙서/디멀티플랙서를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 장치는 PCM링크로부터 2,048kbps의 직렬 차동 통화데이타를 수신하여 단일 통화데이타로 출력하는 차동수신기와; 상기 차동수신기의 출력을 병렬로 변환한 후 다중화하며 패리티를 삽입하는 직-병렬 변환 및 다중화부;상기 직-병렬변환 및 다중화부의 출력을 래치하여 타임슬롯인터체인지장치(TSIA)로 출력하는 래치; 상기 TSIA로부터 병렬 차동 데이타를 수신하여 단일 데이타로 출력하는 병렬데이타 수신기; 상기 병렬데이타 수신기의 출력을 래치하고 유효비트에 따라 특정 TSIA의 출력을 선택하는 래치 및 선택부; 상기 레치 및 선택부의 출력을 직렬로 변환하고 역다중화하며 패리티를 검사하는 병 -직렬변환 및 역다중화부; 상기 병-직렬 변환 및 역다중화부의 출력을 32개의 서브하이웨이의 차동 데이타로 구동하여 PCM링크로 출력하는 차동라인드라이버; 망동기장치(RMES)로 부터 클럭을 수신하여 각 블럭에 공급하는 클럭선택 및 분배부를 갖는 멀티플랙서/디멀티플랙서에 있어서, 제어메모리 및 유지보수장치(CMMA)로부터 시험인에이블 신호(TEST ENABLE)와 시험패턴(TEST DATA)를 입력하여 서브하이웨이 31의 임의의 채널로 다중화하고, 루프백제어 신호에 따라 병 -직렬변환 및 역다중화부로부터 수신한 소정 타임슬롯의 데이타를 루프백하여 직-병렬변환 및 다중화부로 출력하는 루프백 및 시험패턴 다중화부가 더 구비된 것을 특징으로 한다.

이와 같이 본 발명에 따라 통화로 시험을 위한 루프백기능 및 시험패턴 송수신기능을 제공함으로써 유지보수를 용이하게 한다.

이하, 첨부된 도면을 참조하여 본 발명을 자세히 설명하기로 한다.

본 발명에 따른 개선된 멀티플랙서/디멀티플랙서는 제2도에 도시된 바와 같이 , PCM링크로부터 2048kbps의 32차동 직렬데이타를 수신하여 단일 데이타로 출력하는 차동수신기(1)와; 상기 차동수신기(1)의 출력을 병렬로 변환한 후 다중화하며 패리티를 삽입하는 직-병렬변환 및 다중화부(2); 상기 직-병렬변환 및 다중화부(2)의 출력을 래치하여 타임슬롯인터체인지장치(TSIA)로 출력하는 래치(3); 상기 TSIA로부터 병렬 차동 데이타를 수신하여 단일 데이타로 출력하는 병렬데이타 수신기(8); 상기 병렬데아타 수신기(8)의 출력을 래치하고 유효비트에 다라 특정 TSIA의 출력을 선택하는 래치 및 선택부(22); 강기 래치 및 선택부(22)의 출력을 직렬로 변환하고 역다중화하며 패리티를 검사하는 병-직렬변환 및 역다중화부(7); 상기 병-직렬변환 및 역다중화부(7)의 출력을 32개의 서브하이웨이의 차동 데이타(32DIF)로 구동하여 PCM링크로 출력하는 차동라인 드라이버(6); 망동기장치(RNES)로 부터 클럭(CP2,FP2)을 수신하여 각 블럭에 공급하는 클럭선택 및 분배부(40); 제어메모리 및 유지보수장치(CMMA)로부터 시험인에이블신호(TEST ENABLE)와 시험패터 데이터(TEST DATA)를 입력하여 서브하이웨이 31의 임의의채널로 다중화하고, 루프백제어 신호에 따라 병 -직렬변환 및 역다중화부(7)로부터 수신한 소정 타임슬롯의 데이타를 루프백하여 직-병렬변환 및 다중화부(2)로 출력하는 루프백 및 시험패턴 다중화부(20)로 구성되어 있다.

또한 상기 클럭선택 및 분배부(40)는 망동기장치(RNES)로부터 차동신호로된 CP2, FP2클럭을 수신하여 단일 클럭으로 출력하는 클럭수신부(41)와; 상기 클럭수신부(41)의 클럭감시 및 선택부(42); 상기 클럭감시 및 선택부(42)의 FP2, CP2에 따라 카운트하여 FP3, CP3클럭을 직-병렬변환 및 다중화부(2)와 병-직렬변환 및 역다중화부(7)로 출력하는 카운터(43); 상기 카운터(43)의 출력클럭을 분배하는 클럭분배부(44); 상기 클럭분배부(44)의 출력을 구동하여 클럭을 필요로 하는 장치로 출력하는 클럭구동부(45,46)로 구성되어 있다.

또한, 상기 병-직렬변환 및 역다중화부(7)로부터 패리티 체크결과를 입력받고, 상기 클럭감시 및 선택부(40)로부터 클럭의 상태정보를 입력받아 제어메모리 및 유지보수장치(CMMA)로 전달하는 경보부(21)가 있으며, 상기 CMMA로부터 자신의 이중화제어신호(Jc)를 입력하여 ,이에 따라 클럭구동부(46), 차동라인 드라이버(6), 래치(3)를 작동 또는 비작동 시킨다.

이어서, 상기와 같이 구성되는 본 발명에 따른 멀티플랙서/디멀티플랙서의 동작을 설명한다.

먼저, 전체 블럭의 개괄적인 동작을 설명하면, 수신시에는 32개의 서브하이웨이(32DIF)를 통해 2,048kbps의 차동 가입자 전화체널 데이타를 입력받아 8,192kbps의 9비트 병렬 데이타 (8비트 데이타와 1비트의 패리티)로 다중화하여 타임슬롯 인터체인지장치(TSIA)로 송출하고 ,송신시는 타임슬롯 인터체인지장치(TSIA)로 부터 8,192kbps의 10비트 병렬데이타(8비트 데이타, 1비트 패리티, 1비트 유효비트)를 수신한다.

이때, 8:1 집선 또는 8:2집선 구성시 가입자 전화채널 단위로 TSIA에 서 전송된 유효비트(valid bit)에 따라 해당 TSIA셀프의 가입자 채널 데이타를 선택하고, 2,048kbps로 역다중화한 후 32개의 서브 하이웨이로 송출하며, 타임스위칭블럭의 유지보수 기능으로 스위치네트웍시험장치(SNUT)로부터 생상되어온 가입자 전화채널 데이타를 루프백시킬 수 있다. 또한, 사용되는 클럭은 망동기장치(RNES)로부터 CP2, FP2를 수신하여 타임스위칭 블럭내에 필요한 클럭을 공급하고, 클럭선택 및 분배부(40)에서 만들어진 FS(8kHz) 및 CP4(4096kHz)를 4서브하이웨이당 1조씩 T1로칼 데이타링크장치(TLDL)로 전송한다.

이러한 개략적인 이해를 바탕으로 가 구성블럭별로 동작을 자세히 설명하면, 차동수신기(1)는 각각 2,048kbps의 전송속도를 갖는 32서브하이웨이로부터 RS-422방식으로 차동데이타를 수신하여 TTL레벨의 데이타로 출력한다. 이때 서브하이웨이 31은 루프백 및 시험패턴 다중화부(20)와 연결되어 있으며, 직-병렬변환 및 다중화부(2)는 각 서브하이웨이별로 2,048kbps의 직렬 데이타를 8비트의 병렬 데이타로 변환하고, 1/32 디코더의 선택에 따라 멀티플랙싱한 후 패리티를 삽입하여 9비트, 8192kbps의 데이타로 출력하고, 래치(3)는 10비트의 TTL레벨의 병렬데이타(8비트 데이타, 1비트 패리티, 1비트 유효비트)를 타임슬롯 인터체인지장치(TSIA)러 출력한다.

또한, 병렬데이타 수신기(8)는 제1 TSIA그룹(TSIA0~TSIA3)및 제2 TSIA그룹(TSIA0~TSIA3)으로부터 RS-485방식의 차동 데이타를 각각 수신하여 TTL레벨로 변환하고, 래치 및 선택부(22)는 제1 TSIA그룹 및 제2 TSIA그룹의 10비트 병렬데이타(8비트 데이타. 1비트 패리티. 1비트유효비트)를 입력받아 유효비트(vaild bit)에 따라 어느 한쪽을 선택한 후 9비트 8,192kbps로 출력하며, 병 -직렬변환 및 역다중화부(7)에서 직렬 데이타로 변환한 후 2,048kbps의 32 서브하이웨이로 출력하고, 차동라인 드라이버(6)에서 TTL레벨의 데이타를 RS-422방식의 차동신호로 변환하여 PCM링크측으로 출력한다.

또한, 클럭선택 및 분배부(40)는 클럭수신부(41)를 통해 망동기(RNES)시스템으로부터 CP2(16,384kHz), FP2(8kFz)동기 클럭을 입력한 후 클럭감시 및 선택부(42)에서 클럭의 상태를 감시하며 카운터(43)에서 필요한 클럭을 발생하여 클럭분배부(44)와 클럭구동부(46)를 통해 FS(8kHz), CP4(4,096kHz)를 4개의 서부하이웨이당 1조씩 출력하고, 클럭구동부(45)를 통해 FP3, CP3, CP3D, Valid차동 신호를 출력한다.

한편, 루프백 및 시험패턴 다중화부(20)는 CMMA의 제어를 받아 특정 채널의 채널의 타임슬롯(예를 들어, 서브하이웨이0, 채널0)을 루프백시킬 수 있으며, 서브하이웨이 31을 통해 시험패턴을 직-병렬변환 및 다중화부(2)로 송신하고, 병-직렬변환 및 역다중화부(7)로부터 서브하이웨이 31을 통해 시험패턴을 수신한 후 CMMA로 출력한다 . 경보부(21)는 병-직렬변환 및 역다중화부(7)로부터 패리티 검사결과를 입력받고,클럭 감시 및 선택부(42)로부터 클럭상태정보를 입력받아 CMMA로 출력한다.

이상에서 살펴본 바와 같이 본 발명에 따른 멀티플랙서/디멀티플렉서는 소정 타임슬롯을 루프백시키고, 특정 서브하이웨이를 통해 시험 패턴을 송수신할 수 있으므로, 통화로의 이상유무를 서비스를 중단하지 않고서도 시험할 수 있어 유지보수가 용이한 효과가 있다.

Claims

2048kbps의 차동 직렬데이타를 수신하여 단일 데이타로 출력하는 차동수신기(1)와; 상기 차동수신기(1)의 출력을 병렬로 변환한 후 다중화하며 패리티를 삽입하는 직-병렬변환 및 다중화부(2); 상기 직-병렬 변환 및 다중화부(2)의 출력을 래치하는 출력하는 래치(3); 병렬 차동 데이타를 수신하여 단일 데이타로 출력하는 병렬데이타 수신기(8); 상기 병렬데이타 수신기(8)의 출력을 래치하고 유효비트에 따라 특정 출력을 선택하는 래치 및 선택부(22); 상기 래치 및 선택부(22)의 출력을 직렬로 변환하고 역다중화하며 패리티를 검사하는 병-직렬변환 및 역다중화부(7); 상기 병-직렬변환 및 역다중화부(7)의 출력을 차동데이타(32DIF)로 구동하는 차동라인 드라이버(6); 클럭(CP2, FP2)을 수신하여 상기 직-병렬변환 및 다중화부와 병-직렬변환 및 역다중화부에 공급하는 클럭선택 및 분배부(40)가 구비된 멀티플랙서/디멀티플랙서에 있어서, 시험인에이블신호(TEST ENABLE)와 시험패턴 데이타(TEST DATA)를 입력하여 서브하이웨이 31의 임의의 채널로 다중화하고, 루프백제어신호에 따라 병-직렬변환 및 역다중화부(7)로부터 수신한 소정 타임슬롯의 데이타를 루프백하여 직-병렬병환 및 다중화부(2)로 출력하는 루프백 및 시험패턴 다중하부(20)가 더 구비된 것을 특징으로는 멀티플랙서/디멀티플레서.
제1항에 있어서, 상기 클럭선택 및 분배부(40)는 망동기장치(RNES)로부터 차동신호로된 CP2, FP2클럭을 수신하여 단일 클럭으로 출력하는 클럭수신부(41)와; 상기 클럭수신부(41)의 클럭축력을 감시하여 양호한 클럭을 선택하는 클럭감시 및 선택부(42); 상기 클럭감시 및 선택부(42)의 FP2, CP2에 따라 카운트하여 FP3, CP3클럭을 직-병렬변환 및 다중화부(2)와 병-직렬변환 및 역다중화부(7)로 출력하는 카운터(43);상기 카운터(43)의 출력클럭을 분배하는 클럭분배부(44); 상기 클럭분배부(44)의 출력을 구동하여 클럭을 필요로하는 장치로 출력하는 클럭 구동부(45,46)로 구성되는 것을 특징으로 하는 멀티플랙서/디멀티플랙서.