KR930009628B1 - 제어메모리 및 유지보수회로 - Google Patents

Abstract

내용 없음.

Description

제어메모리 및 유지보수회로

제 1 도는 본 발명의 일실시예에 따른 블럭구성도.

제 2 도는 본 발명에 따른 제어메모리 어드레스 포맷도.

제 3 도는 본 발명에 따른 제어메모리 데이타 포맷도.

제 4 도는 본 발명에 따른 타임스위치로부터의 어드레스와 상태정보 수신 및 이중화제어부의 상태정보데이타 포맷도.

＊ 도면의 주요부분에 대한 부호의 설명

1 : 차동송수신 정합부 2 : 테스트 패턴 송수신부

3 : 프로세서 정합부 4 : 직병렬 변환 및 다중화부

5 : 병직렬 변환 및 역다중화부 6 : 클럭선택 및 분배부

7 : 제어메모리부 8 : 상태정보 수신 및 이중화제어부

9 : 데이타 출력래치 10 : 패리티 체커

11 : 데이타 입력래치 12 ; 제어데이타 출력래치

본 발명은 제어메모리 및 유지보수회로에 관한 것으로서, 특히 디지탈 전자 교환기에서 타임슬럿 교환 및 집선(Concentratin) 기능을 수행하는 타임스위치 장치의 제어메모리 및 유지보수회로에 관한 것이다.

본 발명은, 타임스위치 장치내에서 타임슬럿 교환회로(이하 TSIA라 한다)로부터 타임슬럿 교환되어 나오는 9비트 데이타를 수신하여 패리터 체크를 수행한 후 역 다중화하여 서비스 유니트로 송출하는 기능, 서비스 유니트로부터 다이알음과 화중음등 각종 음을 수신한 후 타임 스위칭을 수행하여 필요한 전화 가입자로 송출될 수 있도록 다중화하는 기능, TSIA를 제어하기 위한 공통제어데이타를 프로세서로부터 수신하여 최대 4대의 TSIA를 제어하는 기능, 타임스위치내의 각 회로상태 체크 및 자체통화로 시험기능, 타임스위치장치 이중화기능, 타임스위치 장치에 수용된 가입자끼리 통화시 내부 정터를 통한 루프백 기능등을 수행하는 제어메모리 및 유지보수회로를 제공함에 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 두개의 링크 정합회로(TLIA)로부터 클럭 두쌍을 수신하여 이중 정상적인 클럭을 선택하여 공급하는 클럭선택 및 분배부와, 상기 클럭선택 및 분배부에 연결되고 서비스 유니트와 데이타 송수신 인터페이스 기능을 수행하는 차동송수신 정합부와, 상기 클럭선택 및 분배부(6)에 연결되고 타임슬럿 교환회로(TSIA)로부터의 데이타를 입력하는 데이타 입력래치와, 상기 클럭선택 및 분배부(6)에 연결되고 상기 데이타 입력래치로부터 출력되는 병렬 데이타를 병직렬 변환 및 역다중화하는 병직렬 변환 및 역다중화부와, 상기 클럭선택 및 분배부에 연결되고 상기 차동송수신 정합부와 병직렬 변환 및 역다중화부에서 출력되는 데이타를 다중화하여 병렬 데이타로 출력시키는 직병렬 변환 및 다중화부와, 상기 클럭선택 및 분배부에 연결되고 상기 직병렬 변환 및 다중화로부터 데이타를 TSIA로 출력시키는 데이타 출력래치와, 상기 데이타 입력래치에서 출력하는 데이타와 상기 직병렬 변환 및 다중화부에서 출력하는 데이타를 입력받아 패리티를 검출하여 체크하는 패리티 체커와, 로타임스위치 프로세서와의 데이타 송수신 인터페이스 기능을 수행하는 프로세서 정합부와, 상기 클럭선택 및 분배부에 연결되고 상기 프로세서 정합부를 통해 채널 정보와 테스트 패턴 정보를 수신하여 테스트 패턴을 발생시켜 해당 채널로 송출하고, 테스트 패턴 정보를 수신하여 프로세서 정합부로 보내는 테스트 패턴 송수신부와, 상기 프로세서 정합부를 통한 어드레스 및 제어데이타를 수신하여, 상기 클럭선택 및 분배부에서 제공하는 소정의 클럭을 어드레스로 하여 해당 어드레스에 저장하고 제어데이타를 출력하는 제어메모리부와, 상기 제어메모리의 출력을 TSIA로 전송하는 제어데이타 출력래치와, 상기 클럭선택 및 분배부(6)에 연결되고 타임스위치 장치로부터의 각종 경보상태 신호정보와 패리티 체커로부터의 패리티 체크 결과신호와 이중화된 상대측 회로로부터의 이중화 상태신호를 입력받아 상태정보 데이타로서 프로세서 정합부를 통해 타임스위치 프로세서로 전송하고, 자신의 이중화 상태를 나타내는 이중화 제어신호를 상대측 회로로 출력하는 상태정보수신 및 이중화제어부를 구비한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

도면에서 1은 차동송수신 정합부, 2는 테스트 패턴 송수신부, 3은 프로세서 정합부, 4는 직병렬 변환 및 다중화부, 5는 병직렬 변환 및 역다중화부, 6은 클럭선택 및 분배부, 7은 제어메모리부, 8은 상태정보수신 및 이중화제어부, 9는 데이타 출력래치, 10은 패리티 체커, 11은 데이타 입력래치, 12는 제어데이타 출력래치를 각각 나타낸다.

차동송수신 정합부(1)는 각종 신호를 발생시키고 처리하는 서비스 유니트로부터 RS-422 방식의 차동 직렬 데이타(2048Kbps, 32PCM 채널) 24쌍을 수신하여 TTL 레벨로 변환시킨뒤 직병렬 변환 및 다중화부(4)로 보내주며, 병직렬 변환 및 역다중화부(5)에서 역다중된 데이타를 TTL 레벨로 수신한뒤 차동데이타로 변환하여 상기 서비스 유니트로 송출한다.

직병렬 변환 및 다중화부(4)에서는 상기 차동송수신 정합부(1)와 병직렬 변환 및 역다중화부(5)에서 출력되는 TTL 레벨의 323 서브하이웨이(2048Kbps 직렬)를 수신한뒤 다중화하여 9비트 병렬(8192Kbps) 데이타로 출력시킨다.

데이타 출력래치(9)는 상기 직병렬 변환 및 다중화부(4)로부터 다중화된 9비트(8192Kbps) 병렬신호를 입력받아, 후술할 클럭선택 및 분배부(6)에서 공급하는 클럭에 따라 TSIA로 출력시킨다. 데이타 입력래치(11)는 TSIA로부터 9비트(8192Kbps) 데이타를 수신받아 그중 8비트 데이타를 병직렬 변환 및 역다중화부(5)에 송신하며, 병직렬 변환 및 역다중화부(5)는 8비트 병렬(8192Kbps) 데이타를 수신한뒤 병직렬 변환 및 역다중화하여 차동송수신 정합부(1)와 직병렬 변환 및 다중화부(4)에 32 서브하이웨이를 출력한다.

프로세서 정합부(3)는 RS- 485 송수신 방식으로 타임스위치 프로세서와의 어드레스 및 데이타 송수신 인터베이스 기능을 수행하며, 테스트 패턴 송수신부(2)는 상기 프로세서 정합부(3)를 통해 타임스위치 프로세서로부터 송출된 채널 정보와 테스트 패턴 정보를 수신하여 테스트 패턴을 발생시켜 해당 채널로 송출하고, 시험하고자 하는 통화로를 거친 테스트 패턴 정보를 수신하여 프로세서 정합부(3)를 통해 타임스위치 프로세서로 보내준다.

제어메모리부(7)는 프로세서 정합부(3)에서 어드레스 및 제어데이타를 수신하여 해당 어드레스에 저장하고 후술할 클럭선택 및 분배부(6)의 주기적인 클럭을 어드레스로 입력받아 제어데이타 16비트를 출력시키며, 1K×16 또는 2K×16비트 이중포트 메모리등으로 구성된다. 제어데이타 출력래치(12)는 상기 제어메모리부(7)의 출력을 클럭선택 및 분배부(6)에 공급하는 클럭으로 래치하여 TSIA로 출력시킨다.

패리티 체커(10)는 직병렬 변환 및 다중화부(4)의 출력과 데이타 입력래치(11)의 출력중에서 패리티 비트를 입력받아, 이입출력 데이타에 대한 패리티를 체크하여 결과를 상태정보수신 및 이중화 제어부(8)로 송신한다.

상태정보수신 및 이중화 제어부(8)는 클럭선택 및 분배부(6)의 클럭에 따라, 프로세서 정합부(3)를 통해 타임스위치 프로세서로부터의 더드레스 및 이중화 상태결정 데이타와 타임스위치 장치로부터 각종 경보상태 신호정보와 패리티 체커(10)으로부터 패리티 체크 결과신호와, 이중화된 상대측 회로로부터의 이중화 제어출력을 입력받아 상태정보 데이타를 프로세서 정합부(3)를 통해 타임스위치 프로세서로 전송하고, 자신의 이중화 상태를 나타내는 이중화 제어신호(JC)를 상대측 회로로 출력한다.

여기서 상태정보는, 입력받은 이중화 상태결정 데이타를 이용하여 자신의 액티브측인지 스탠바이측인지를 결정하여 그 결정결과를 알리는 데이타(JC)와 타임스위치 장치의 각종 경보상태를 나타내는 데이타와 패리티 체크결과를 나타내는 데이타와 상대측회로에서 보내는 이중화 상태신호(OJC) 데이타를 포함하며, 이는 제 4 도에 도시하였다.

클럭선택 및 분배부(6)에서는 두개의 링크 정합회로(TLIA)로부터 CP3(8.192MHz)와 FP3(8KHz) 클럭 두쌍을 수신하여 이중 정상적인 클럭을 선택하여 패리티 체커(10)와 프로세서 정합부(3)를 제외한 각 블럭에 필요한 클럭을 공급해 준다.

제 2 도는 프로세서 정합부(3)를 통하여 타임스위치 프로세서로부터 제어메모리부(7)로 입력되는 제어메모리 어드레스의 포맷도이다.

도면에 도시한 바와 같이 제어메모리(7)에서 제어데이타를 쓰기 위한 제어메모리 어드레스 는 16비트로 구성된다.

도면에서 SHW는 서브하이웨이 어드레스(5비트)를 나타내고 CH는 채널 어드레스(5비트)를 나타낸다. TSIA를 지정하는 TS1, TS0 비트는 그 값이 00일때 TSIA0를 지정하고 01일때 TSIA1를 지정하고 10일때 TSIA2를 지정하고, 11일때 TSIA3를 지정한다. W/R 비트는 "0"일때 읽기와 '1'일때 쓰기를 지정한다. NS 비트는 '0'일때 로우 바이트 전송을 지정하고 '1'일때 하이바이트 전송을 지정한다. 또한 PL 비트는 0일때 타임스위치 플레인(Plane)-A, 1일때 타임스위치 플레인(Plane)-B를 지정한다.

제 3 도는 프로세서 정합부(3)를 통하여 타임스위치 프로세서로부터 제어메모리부(7)로 입력되는 제어메모리 데이타의 포맷도이다.

도면에 도시한 바와 같이 제어메모리부(7)에 저장되는 제어메모리 데이타는 16비트로 구성되며 8비트씩 두번 액세스하여 쓴다.

도면에서 'X'는 돈캐어(Don't care)를 나타내며 IB 비트는 '0'일때 '점유상태'를 지정하고, '1'일때 '비점유상태'를 지정해준다. 또한 TSIA 비트는 00일때 TSIA0을 지정하고, 01일때 TSIA1을 지정하고, 10일때 TSIA2를 지정하고, 11일때 TSIA3을 지정하며 SHW는 입력서브하이웨이, CH는 입력채널번호를 지정한다.

제 4 도는 프로세서 정합부(3)를 통하여 타임스위치 프로세서가 타임스위치 장치의 각 상태를 액세스하기 위한 어드레스와 상태 정보 데이타를 나타내는 포맷도이다. 제 4 도에서 어드레스는 16비트로 구성되며 상태정보 데이타는 3바이트로 구성되어 있다.

도면에서 OOpen은 상대편 타임스위치 장치의 보오드 탈장경보, Opalm은 상대편 타임스위치 장치의 파우어 다운경보, OJC는 상대편 액티브(0)/스탠바이(1), Open 은 보오드 탈장경보, Psel은 플랜선택 TSL0(1)/TSL1(0), JC는 액티브(0)/스텐바이(1), OPSCA는 8 : 1 집선이 이중화 케이블 탈장, OOPCM는 상대편 CMMA 보오드 탈장경보, OPRMD 는 RMDA 보오드 탈장경보, OPTL1은 TLIA 보오드 탈장경보, OPTS3 내지 OPTS0는 TSIA 보오드 탈장경보, FA CMM은 CMMA 기능경보, FAOCM은 상대편 CMMA 기능경보, FA RMD는 RMDA 기능경보, FATL1는 TLIA 기능경보, FATS3 내지 FATS0는 TSIA 기능경보를 나타낸다. 상기 각 보오드 탈장경보는, '0'인 경우에는 탈장이 안된 상태를 나타내며, '1'인 경우에는 해당 보오드가 탈장된 상태를 나타낸다.

따라서, 상기한 바와 같이 구성되어 동작하는 본 발명은, 전전자 교환기의 타임스위치 장치내에 적용하므로서 타임스위치 장치를 경제적이고 신뢰도가 높게 구성할 수 있는 효과가 있다.

Claims (6)

1. 전전자 교환기 타임스위치 장치의 제어메모리 및 유지보수회로에 있어서, 두개의 링크 정합회로(TSIA)로부터 CP3(8.192MHz)와 FP3(8KHz) 클럭 두쌍을 수신하여 이중 정상적인 클럭을 선택하여 공급하는 클럭선택 및 분배부(6)와, 상기 클럭선택 및 분배부(6)에서 제공하는 소정의 클럭에 따라 각종 신호를 발생시키고 처리하는 서비스 유니트로부터 차동 직렬 데이타를 수신하여 TTL 레벨로 변환시켜 보내주며, 역다중된 데이타를 TTL 레벨로 수신한뒤 차동데이타로 변환하여 상기 서비스 유니트로 송출하는 차동송수신 정합부(1)와, 상기 클럭선택 및 분배부(6)에서 제공하는 소정의 클럭에 따라 타임슬럿 교환회로(이하 TSIA라 한다)로부터 9비트 데이타를 수신하는 데이타 입력래치(9)와, 상기 클럭선택 및 분배부(6)에서 제공하는 소정의 클럭에 따라 상기 데이타 입력래치(9)로부터 출력되는 병렬 데이타중 8비트를 입력받아 병직렬 변환 및 역다중화하여 상기 차동송수신 정합부(1)에 제공하는 병직렬 변환 및 역다중화부(5)와, 상기 클럭선택 및 분배부(6)에서 제공하는 소정의 클럭에 따라 상기 차동송수신 정합부(1)와 병직렬 변환 및 역다중화부(5)에서 출력되는 TTL 레벨의 32 서브하이웨이(2048Kbps직렬)를 수신한뒤 다중화하여 9비트 병렬 (8192Kbps) 데이타로 출력시키는 직병렬 변환 및 다중화부(5)와, 상기 클럭선택 및 분배부(6)에서 제공하는 소정의 클럭에 따라 상기 직병렬 변환 및 다중화부(4)로부터 다중화된 9비트(8192Kbps) 병렬신호를 입력받아 TSIA로 출력시키는 데이타 출력래치(9)와, 상기 데이타 입력래치(11)에서 출력하는 9비트 병렬 데이타와 상기 직병렬 변환 및 다중화부(4)에서 출력하는 9비트 병렬 데이타를 입력받아 패리티를 검출하여 체크하고 그 결과를 출력하는 패리티 체커(10)와, RS-485 송수신 방식으로 타임스위치 프로세서와의 데이타 송수신 인터페이스 기능을 수행하는 프로세서 정합부(3)와, 상기 클럭선택 및 분배부(6)에서 제공하는 소정의 클럭에 따라 상기 프로세서 정합부(3)를 통해 타임스위치 프로세서로 부터 송출된 채널 정보와 테스트 패턴 정보를 수신하여 테스트 패턴을 발생시켜 해당 채널로 송출하고, 시험하고자 하는 통화로를 거친 테스트 패턴 정보를 수신하여 프로세서 정합부(3)를 통해 타임스위치 프로세서로 보내는 테스트 패턴 송수신부(2)와, 상기 프로세서 정합부(3)를 통한 어드레스 및 제어데이타를 수신하여, 상기 클럭선택 및 분배부(6)에서 제공하는 소정의 클럭을 어드레스로 하여 해당 어드레스에 저장하고 제어데이타를 출력하는 제어메모리부(7)와, 상기 제어메모리부(7)의 출력을 상기 클럭선택 및 분배부(6)에서 공급하는 클럭으로 래치하여 TSIA로 출력하는 제어데이타 출력래치(12)와, 상기 클럭선택 및 분배부(6)에서 제공하는 소정의 클럭에 따라, 프로세서 정합부(3)를 통해 타임스위치 프로세서로부터의 어드레스 및 이중화 상태결정 데이타와 타임스위치 장치로부터의 각종 경보상태 신호정보와 패리티 체커(10)으로부터의 패리티 체크 결과신호와 이중화된 상대측 회로로부터의 이중화 상태신호(OJC)를 입력받아 상태정보 데이타로서 프로세서 정합부(3)를 통해 타임스위치 프로세서로 전송하고, 자신의 이중화 상태를 나타내는 이중화 제어신호(JC)를 상대측 회로로 출력하는 상태정보수신 및 이중화제어부(8)를 구비하는 것을 특징으로 하는 제어메모리 및 유지보수회로.
2. 제 1 항에 있어서, 상기 프로세서 정합부(3)와 제어메모리부(7) 사이의 어드레스 및 데이타는 입력채널 어드레스 5비트와 입력 서브하이웨이 어드레스 5비트를 포함한 16비트 어드레스와, 출력채널 데이타 5비트와 출력 서브하이웨이 데이타 5비트를 포함한 16비트 데이타임을 특징으로 하는 제어메모리 및 유지보수회로.
3. 제 1 항에 있어서, 상기 프로세서 정합부(3)와 상태정보수신 및 이중화제어부(8) 사이의 어드레스 및 상태정보 데이타는 상태정보 어드레스 비트를 포함하는 16비트 어드레스와, 보오드 탈장경보 및 이중화 정보를 포함하는 3바이트 데이타임을 특징으로 하는 제어메모리 및 유지보수회로.
4. 제 1 항에 있어서, 상기 차동송수신 정합부(1)는 RS-422 방식으로 데이타 송수신을 수행하도록 한 것을 특징으로 하는 제어메모리 및 유지보수회로.
5. 제 1 항에 있어서, 상기 제어메모리 수단(7)은 2K×16비트 이중포트 메모리를 구비하는 것을 특징으로 하는 제어메모리 및 유지보수회로.
6. 제 1 항에 있어서, 상기 제어메모리 수단(7)은 1K×16비트 이중포트 메모리를 구비하는 것을 특징으로 하는 제어메모리.