KR930008360B1

KR930008360B1 - 2k 타임스위치

Info

Publication number: KR930008360B1
Application number: KR1019900016070A
Authority: KR
Inventors: 오돈성; 강구홍; 박권철
Original assignee: 한국전기통신공사; 이해욱; 재단법인 한국전자통신연구소; 경상현
Priority date: 1990-10-11
Filing date: 1990-10-11
Publication date: 1993-08-30
Also published as: KR920009257A

Abstract

내용 없음.

Description

2K 타임스위치

제 1 도는 2K 타임스위치 블럭도.

제 2 도는 제어메모리 데이터 포멧도.

* 도면의 주요부분에 대한 부호의 설명

1, 3 : 래치 회로 4, 5, 6, 7 : 통화메모리

8, 9 : 제어메모리 10 : 프로세서 인퍼페이스 회로

11, 12 : 출력래치 13 : 타이밍 제어회로

14, 15 : 읽기 래치회로

본 발명은 전전자 교환기에 사용되는 2K 타임스위치에 관한 것이다.

디지틀 교환 시스템에서 기본적인 구성중의 하나는 타임 슬롯 교환(TSI : Time Slot Interchange)을 행하는 타임스위치 장치이다. 타임스위치의 기본 기능은 입력하이웨이(Incomming Highway) 상의 모든 타임 슬롯을 출력하이웨이(Outgoing Highway) 상의 임의의 타임 슬롯으로 교환하는 것이다.

본 발명이 적용되는 이러한 타임스위치 장치는 시분할 다중화된 PCM 서브하이웨이(2.048Mbps)와 인터페이스를 수행하는 멀티플렉스/디멀티플렉스 회로(이하, "MDXA"라 함), 상기 MDXA에 접속되어 TSI와 집선기능 수행 및 이들 기능수행을 위해 타임스위치 프로세서(이하, "TSP"라 함)와 인터페이스 하는 타임스위치 회로(이하, "TSWA"라 함), 상기 TSWA에 접속되어 로컬 데이터링크(이하, "LDL"라 함)와 인터페이스되고 타임스위치 장치내의 상태 및 각종 에러신호를 수집해 TSP와 인터페이스 MDXA에 연결되어 테스트 데이터워드를 발생시키고 이들 테스트 데이터워드를 수신하는 로컬 데이터링크 인터페이스 및 타임스위치 장치 테스트회로(이하, "DITA"라 함)등이 사용되어 양방향 4K×2K 타임스위칭을 수행한다.

본 발명의 목적은 상기 타임스위치 장치내에서 MDXA(또는 DITA)로 부터 수신한 2K 타임 슬롯 PCM 데이터를 통화메모리에 순차 쓰기를 수행한 후, 해당 제어메모리의 제어를 받아 타임 슬롯 교환을 행하는 타임스위치(TSWA)를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은, 소정의 데이터 속도를 가지고 병렬로 들어오는 1K 타임 슬롯 데이터 두쌍인 총 2K 타임 슬롯 데이터를 입력하기 위해 래치하는 입력래치회로와, 입력되는 상기 2K 타임 슬롯 데이터의 패리티를 감시해 패리티 장애 발생신호를 송출하고, 패리티 수정을 하여 상기 래치회로에 송신하는 패리티 체크 및 발생회로와, 상기 래치회로가 출력하는 데이터가 순차적으로 쓰이는 통화메모리와, 상기 통화메모리에 저장된 데이타를 출력하기 위해 래치하는 출력래치회로와, 상기 출력래치회로를 인에이블 및 디스에이블시키는 제어신호를 제공하고, 타임스위치 프로세서측으로 전달할 데이타의 읽기 어드레스를 타임스위치 프로세서로 부터 상기 통화메모리로 전달하는 제어메모리와, 상기 제어메모리와 타임스위치 프로세서 사이에 송수신되는 신호를 인터페이스하는 TSP 인터페이스회로와, 상기 통화메모리에 저장된 데이타를 상기 TSP 인터페이스회로로 전달하기 위해 래치하는 읽기 래치와, 외부의 로컬 데이터링크인퍼페이스 및 타임스위치 장치테스트 회로로 부터의 클럭과 90도 위상이 지연된 클럭과 프레임 동기펄스를 수신하여 분주한 뒤, 상기 래치회로들에 래치클럭으로서 제공하며, 상기 통화메모리부에 데이타가 순차적으로 쓰이도록 순차적이고 연속적인 쓰기 어드레스 신호를 제공하며, 상기 제어메모리로 읽기 어드레스를 제공하는 타이밍 제어회로를 구비한다.

이하 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.

제 1 도는 본 발명의 구성을 나타낸 블럭도이다.

입력 래치회로(1, 3)는 MDXA 또는 DITA로 부터의 8.19Mbps 병렬 각 1K 타임 슬롯(이하 "TS"라 함) PCM 데이터를, 타이밍 제어회로(13)로부터 제공되는 래치 클럭을 수신해 래치한다. 한편 패리티 체크 및 발생회로(2)는 MDXA 또는 DITA로 부터 들어오는 8.192Mbps 9비트 병렬 PCM 데이터를 받아 패리티체크하여 패리티 에러가 발생하면 상기 DITA로 패리티 경보를 주고, 패리티를 수정하여 입력래치(1, 3) 각각에 입력시킨다.

통화메모리부(4, 5)에는 입력 래치회로(1)가 출력하는 8KHz 프레임당 1024TS인 8.19Mbps 병렬 PCM데이터가 순차적으로 쓰이는데, 이때 타이밍 제어회로(13)의 출력인 0 부터 1023까지, 또는 1024 부터 2047까지의 순차적인 값을 쓰기 어드레스로 이용한다. 이 경우에 두 통화메모리부(4,5)는 동시에 쓰인다. 마찬가지로 다른 두 통화메모리부(6, 7)에도 다른 입력 래치회로(3)가 출력하는 병력 PCM 데이터가 타이밍 제어회로(13) 출력을 어드레스로 하여 순차적으로 쓰인다. 여기서 각각의 통화메모리는 2K×9비트 이중포트메모리로 구현하였다.

상기 타이밍 제어회로(13)는, 상기 DITA로 부터 8.192MHz(CP3)클럭과, 90도 위상이 지연된 8.192MHz 클럭 (CP3D)과, 8KHz 프레임 동기펄스(FP3)를 수신하여, 내장한 3개의 카운터(74LS163 IC)를 이용하여 분주한 후, 상기 통화메모리부(4 내지 7)에는 프레임당 0 내지 1023, 또는 1024 내지 2047 사이의 값을 계속하여 순차적으로 보내주고, 제어메모리부(8, 9)에는 0 내지 1023의 값을 계속하여 순차적으로 보내준다. 또한, 각각의 래치(1, 3, 11, 12, 14, 15)에는 8.19MHz 클럭을 타이밍에 맞도록 보내준다. 여기서 프레임 동기펄스(FP3)는 프레임의 처음과 끝을 식별하는 프레임동기를 위해 삽입되는 펄스이다.

타이밍 제어회로(13)의 출력을 이용하여 순차 읽기하여 출력된 제어메모리0(8)의 데이터 16비트는 제 2 도의 포멧을 가진다. 상기 16비트 데이터가 통화메모리(4, 6)의 읽기 어드레스가 되어 통화메모리(4, 6)는 랜덤읽기가 수행되고, 또한 순차 읽기하여 출력된 제어메모리1(9)의 데이터 16비트는 통화메모리(5, 7)의 읽기 어드레스가 되어 통화메모리(5, 7)는 랜덤 읽기가 수행된다.

이때 통화메모리(4, 6)의 출력중 하나만 인에이블되고, 나머지 하나는 디스에이블 상태가 되어 두 메모리의 출력중 하나만 출력래치(11)에 래치된다. 또한 통화메모리(5, 7)의 출력중 하나만 인에이블되고, 나머지 하나는 디스에이블 상태가 되어 두메모리의 출력중 하나만 출력래치(12)에 래치된다.

출력래치(11)의 데이터는 제어메모리0(8)의 제어를 받아, 인에이블 또는 디스에이블 되고, 또한 출력래치(12)이 데이터는 제어메모리1(9)의 제어를 받아, 인에이블 또는 디스에이블 된다. 여기서 상기 각 제어메모리는 1K×16비트 이중 포트메모리로 구현하였다.

타임스위치 장치를 제어하는 프로세서(이하 "TSP")는 통화메모리의 임의의 어드레스 데이터를 읽을 수 있다. TSP 인터페이스회로(10)는 TSP의 모드 및 어드레스를 수신하고 관련 데이터를 송수신한다. 이때 수신되는 모드는 통화메모리 읽기모드이며 어드레스는 통화메모리부의 어드레스 포인트를 지정하게 된다. 읽기래치회로(14, 15)는 지정된 통화메모리의 데이터가 출력되는 순간 래치하여 TSP 인터페이스회로를 통하여 TSP에 보낸다.

상기와 같이 구성되는 본 2K 타임스위치는 8.192Mbps로 병렬로 들어오는 1K 타임 슬롯 데이터 두쌍, 총 2K 타임 슬롯 데이터를 받아들여, 순차 쓰기 임의 읽기(Sequential Write Random Read) 방식으로 타임스위칭을 수행하여 출력함으로써 2K×2K 타임스위치 기능을 수행한다.

따라서, 본 발명은 전전자교환기에서 스위치 네트워크를 구성할때 필수적으로 사용되는 타임스위치 장치에 2K×2K 타임스위칭 기능을 수행하는 2K 타임스위치를 제공함으로써 타임스위치의 장치를 2K×2K 용량단위로 확장시켜 타임스위치를 경제적으로 용이하게 구성할 수 있게 하는 효과가 있다.

Claims

전전자 교환시스팀의 타임스위치 장치에서 타임 슬롯 교환을 행하기 위한 장치에 있어서 ; 소정의 데이터 속도를 가지고 병렬로 들어오는 1K 타임 슬롯(TS) 데이터 두쌍인 총 2K 타임 슬롯 데이터를 입력하기 위해 래치하는 입력래치회로(1, 3), 입력되는 상기 2K 타임 슬롯 데이터의 패리티를 감시해 패리티 장애 발생 신호를 송출하고, 패리티 수정을 하여 상기 래치회로(1, 3)에 송신하는 패리티 체크 및 발생회로(2), 상기 래치회로(1, 3)가 출력하는 데이터가 순차적으로 쓰이는 통화메모리(4 내지 7), 상기 통화메모리(4 내지 7)에 저장된 데이타를 출력하기 위해 래치하는 출력래치회로(11, 12), 상기 출력래치회로(11, 12)를 인에이블 및 디스에이블시키는 제어신호를 제공하고, 타임스위치 프로세서(TSP)측으로 전달할 데이타의 읽기 어드레스를 타임스위치 프로세서로 부터 상기 통화메모리(4 내지 7)로 전달하는 제어메모리(8, 9), 상기 제어메모리(8, 0)와 타임스위치 프로세서 사이에 송수신되는 신호를 인터페이스하는 TSP 인터페이스회로(10), 상기 통화메모리(4 내지 7)에 저장된 데이타를 상기 TSP 인터페이스회로(10)로 전달하기 위해 래치하는 읽기 래치(14, 15), 외부의 로컬 데이터링크 인터페이스 및 타임스위치 장치 테스트 회로(DITA)로 부터의 클럭(CP3)과 90도 위상이 지연된 클럭(CP3D)과 프레임 동기펄스(FP3)를 수신하여 분주한 뒤, 상기 래치회로들(1, 3, 11, 12, 15)에 래치클럭으로서 제공하며, 상기 통화메모리부(4 내지 7)에 데이타가 순차적으로 쓰이도록 순차적이고 연속적인 쓰기 어드레스 신호를 제공하며, 상기 제어메모리(8, 9)로 읽기 어드레스를 제공하는 타이밍 제어회로(13)를 구비하여 ; 병렬로 입력되는 2K 타임 슬롯 데이터를 순차 쓰기 임의읽기(Sequential Write Random Read) 방식으로 타임스위칭을 수행하여 출력하는 것을 특징으로 하는 2K 타임스위치.