KR920005107B1 - 데이타 링크 인터페이스 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 클럭분주 및 송출회로의 구성도.
제2도는 타임스위치 통화메모리 장치의 신호를 인터페이스 하기 위한 본 발명의 구성도.
제3도는 데이타 링크 유니트의 신호를 인터페이스 하기 위한 본 발명의 구성도.
제4도는 16비트 링크 데이타의 타임슬롯 포맷도.
제5도는 데이타 링크 유니트와 본 발명과의 이중화 연결도.
* 도면의 주요부분에 대한 부호의 설명
1 : 래치회로 2 : 래치 및 차동 드라이버
3 : 패리티 체크 및 발생기 23, 24 : 래치 및 차동 수신회로
25, 26 : 패리티 체크 및 발생기 27 : 선택회로
21, 22 : 래치 드라이버
본 발명은 전전자 교환기에 사용되는 데이타 링크 인터페이스 장치에 관한 것이다.
디지틀 교환 시스템에서 기본적인 구성중의 하나는 타임 슬롯교환(TSI : Time Slot Interchange)을 행하는 타임 스위치 장치이다.
상기 타임 스위치장치의 기본 기능은 입력하이웨이(Incomming Highmay)상의 모든 타임슬롯을 출력하이웨이(Outgoing Highmay)상의 임의의 타임 슬롯으로 교환하는 것이다.
본 발명이 적용되는 이러한 타임스위치 장치는 타임 스위치 제어 메모리장치(이하, TCMA라 함), 타임 스위치 통화렉모리장치(이하, TSMA라함), 시험 및 유지보수 장치(이하, TTMA라 함), 및 멀티플렉스/디멀티플레스 장치(이하, MDXA라 함)를 구비하고 있다.
본 발명의 목적은 상기 구조를 가진 타임 스위치 장치에 있어서, TSMA로부터 나온 타임스위칭된 16비트 데이타를 수신하여 디지탈 T-S-T스위치 네트위크의 스위치와 연결되는 데이타 링크 유니트로 전송하며, 데이타 유니트 링크로부터 스페이스 스위칭도어 전송되어온 16비트 데이타를 수신, 이중화된 데이타 링크 유니트 중 액티브한 것으로부터 수신된 데이타를 선택하여 TSMA로 보내며, 타임스위치 장치내에 필요한 클럭을 데이타 링크유니트로부터 받아 타임스위치 장치내에 공급하기 위한 데이타 링크 인터페이스 장치를 제공하는데 있다.
본 발명은 상기 목적을 달성하기 위해 타임스위치 장치 내에서 데이타 링크 유니트와 인터페이스 하기 위한 장치에 있어서, 16비트 데이타를 입력하는 래치회로, 상기 16비트의 데이타중 제1유효비트(V)를 입력하고 상기 유효비트(V)와 비교하기 위한 제2유효비트를 입력하여 상기 제1유효비트와 제2유효비트를 비교하여 패리티 점검 및 패리티 비트를 발생하기 위한 패리티 점검 및 발생회로, 상기 래치회로와 상기 패리티 점검 및 발생회로에 연결되어 16비트의 데이타 링크 유니트로 출력시키는 래치 및 차동 드라이버로 구성된 제1인터페이스 회로와;상기 데이타 링크 유니트로부터 입력된 16비트 데이타를 수신 및 래치하기 위한 수단, 상기 수신 및 래치수단에 연결되어 패리티 체크 및 발생하기 위한 수단, 상기 수신 및 래치수단에 연결되어 이중화된 데이타 링크 유니트 중 액티브한 것을 선택하기 위한 선택회로, 상기 각 부분과 연결되어 16비트 데이타를 래치 및 드라이버 하기 위한 수단으로 구성된 제2인터페이스 회로와; 상기 제2 및 제1인터페이스 회로에 연결되어 인터페이스하는 데이타의 동기클럭(CP3)을 제공하는 클럭선택 및 분배회로로 구성된 것을 특징으로 하고 있다.
이하, 첨부된 도면을 참고하여 본 발명의 일실시예를 상세히 설명하기로 한다. 제1도는 클럭선택 및 분배 회로에 대한 블럭도이다. 디지틀 교환 시스템에서 사용되는 타임스위치 장치는 복수의 타임스위치 장치들과의 상호연결을 위한 데이타 전송을 위해 동기화 되어야 하며 이를 위해 본 발명은 타임스위치 장치내에 필요한 클럭을 데이타 링크 유니트로부터 받아 타임스위치 장치에 필요한 시스템 클럭에 동기화된 클럭을 공급한다. 또한, 상기 클럭은 본 발명에 의한 데이타 인터페이스 수행에 필요한 동기에 이용된다. 상기 클럭을 제공하는 클럭선택 및 분배회로를 도면을 이용하여 상세히 설펴보면 다음과 같다.
클럭선택 및 분배회로는 DLU0와 DLU1으로부터 각각 클럭(CP3, CP3D, FP)을 RS-422전송 방식에 의해 클럭수신기(14)를 통해 수신한 후, 모니터 회로(74LS123)(13)를 통하여 각각 모니터 하여 세 클럭(CPU3, CPU3, FP)들 중 한 클럭이라도 에러이면 LED를 통하여 경보를 표시하고, 프로세서에 보고한다.
OR로직 게이트와 플립플롭으로 구성되는 선택회로(12)는 이중화된 클럭쌍 중 에러가 없는 클럭쌍(CP3, CP3D, FP)을 선택하는 기능을 갖고 있으며, 그 선택은 모니터 회로(13)의 출력에 의한 제어에 의해 결정된다.
클럭 분주 및 송출회로(11)는 선택회로(12)에 의해 선택된 클럭쌍 CP3와 FP클럭을 이용하여 카운터 3개로 CP4 내지 CP13까지 분주하고, 타임 스위치 장치내에서 필요한 CLK(CP5), 4MCLK(CP4), FS클럭을 생성하여 라인 드라이버를 통해 TTL레벨로 MDXA, TSMA, TCMA, TTMA로 송출한다.
본 발명에서는 상기 클럭분주 및 송출회로(11)의 클럭분주 기능을 수행하는 내부의 카운터는 74F163칩에 의해, 송출기능을 수행하는 내부의 라인드라이버는 74F367칩에 의해 구성하였다. 그리고 상기 CLK(CP5) 클럭은 2.048MHz이고, 4MCLK(CP4) 클럭은 4.096MHz이며, FS클럭은 8KHz이다.
제 2 도는 타임스위치 통화 메모리장치(TSMA)로부터 데이타 링크 유니트로 인터페이스 하기 위한 본 발명의 구성도이다. 도면에서 1은 래치회로, 2는 래치 및 차동(differential)드라이버, 3은 패리티 체크 및 발생기를 각각 나타낸다. 래치회로(1)는 타임스위치 통화 메모리 장치(TSMA)로부터의 16비트 링크데이타를 수신하는데 상기 16비트 데이타는 제4도에서 표시된 타임 슬롯포맷을 갖고 있다. 16비트 중 D0 내지 D7의 8비트는 PCM데이타로 할당되고, V비트는 유효신호(valid signal)비트이고, T비트는 루프백 시험 비트이고, B비트는 화중/유휴상태 비트이며, P비트는 패리티 비트이다.
래치회로(1)에서 8비트의 D0-D7의 데이타를 클럭선택 및 분배회로에서 제공하는 클럭(CP3)을 공급되받 폴링(polling) 에지에서 래치하고, 패리티 체크 및 발생기(3)는 74F280 칩 두개를 사용하여 구성하였으며, 각각 D0-D7, P의 9비트를 입력으로 받아들여 패리티를 체크하고 패리티 비트를 재발생한다. 이때 에러가 발생하면 74LS123칩으로 구성된 모니터 회로를 거쳐 일정한 시정수 동안 TTMA에게 하이레벨로 에러발생 신호를 보내준다.
래치 및 차동 드라이버(2)는 TSMA로부터 받은 유효비트(V)를 삽입시키고, 이에대한 패리티를 조정하여 다른 14비트 데이타와 함께 클럭선택 및 분배회로에서 공급받은 클럭신호(CP3)의 상승에지(rising edge)에서 래치한 후 RS-422 전송방식에 의해 드라이버 칩 26LS31을 통해 전송한다.
여기서 전송되는 라인은 32라인으로 구성되어 있으며 차동레벨로 T-S-T스위치 네트워크중 스페이스 스위치와 접속시켜 주기 위한 광 링크정합기능을 수행하는 데이타 링크 유니트(이하, DLU 라함)에 전송한다.
제3도는 DUL로부터 TSMA로 정합하는 본 발명의 구성도이다. 래치 및 차동 수신회로(23, 24)는 이중화된 DLU로부터 각각 전송된 16비트 데이타를 RS-422 전송 방식에 의하여 수신회로에 의해 32라인을 차동레벨로 수신하여 상기한 클럭선택 및 분배회로에서 공급받은 클럭(CP3)의 하강 에지(falling edge)에서 래치시킨다. 여기서 차동 수신회로는 26LS32칩을 사용하였다.
선택회로(27)는 이중화된 DLU로부터 각각 수신된 데이타중 액티브한 것으로부터 수신된 데이타를 선택하며, 선택하는 방법은 DLU로부터 수신한 이중화 된 16비트 데이타 중 각각의 유효비트(V1, V2)에 의하여 이중화 선택이 행하여진다. 내부구성은 JK플립플롭(74F113) 두개를 사용하여 하나는 현재의 상태, 다른 것은 현재의 지중화 선택된 상태를 나타내어 두 플립플롭의 출력이 CP3클럭의 8주기 이상 연속적으로 다르면 이중화 선택상태를 다시 조정한다. 상기 선택된 이중화 정보를 프로세서 보고하기 위해 TTMA에 선택 정보를 보내준다.
패리티 체크 및 발생기(25,26)는 DLU로부터 수신한 이중화된 16비트 데이타에 대하여 각각 패리티 점검을 하고, 에러가 발생하면 TTMA에게 패리티 경보를 모니터 회로를 거쳐 일정한 시정수 동안 하이레벨로 보내준다. 여기서, 상기 모니터 회로는 74LS123칩을 사용한다.
래치 드라이버(21, 22)는 들어오는 각각의 16비트의 데이타에 대하여 상기 클럭선택 및 분배회로에서 공급받은 클럭신호(CP3)의 상승 에지(rising edge)에서 래치하는데, 선택된 이중화정보에 의하여 3상태 출력래치를 인에이블 또는 디세이블 시킨다.
DLU로부터 데이타 및 클럭수신은 표준 RS-422 전송방식에 의하여 16비트데이타와 CP3(8MHz), CP3D(8MHz), FP(8MHz)를 수신하는데 DLU와의 이중화구성은 제5도에 나타나 있다.
이중화된 타임스위치 장치(TSU0, TSU1)내의 본 발명(DLIA)은 TSMA로부터 TTL레벨로 전송된 16비트 데이타를 16병렬 라인으로 받아 패리티 체크하고 에러 발생시 TTMA로 패리티 경보를 보내고, TSMA로부터 받은 유효 데이타를 삽입하여 패리티 조정한 후 병렬 16비트 데이타를 RS-422전송방식에 의하여 DLU에게 전송한다. 클럭 CP3D(8MHz)는 CP3(8MHz)보다 90°지연된 위상을 갖는 클럭이다.
이중화정보(Valid bit)는 DLU로부터 수신한 16비트데이타 중 V비트로서 정상시 항상 유효한 쪽과 무효한 쪽으로 이루어지고, 연속 8타임 슬롯 이상 유효비트에 변화가 발생하면 그 시점에서 다시 이중화 선택정보를 만들어 3상태 출력래치의 인에이블로 사용하여 이중화데이타를 선택된다. 또한 이중화 선택정보를 프로세서로 보고하기 위해 TTMA로 이중화선택 정보를 보내준다.
클럭의 이중화선택은 DLU로부터 이중화된 클럭을 수신한 후, 수신된 CP3, CP3D, FP)를 각각 모니터해서 클럭들이 모두 정상인 쪽을 선택하여 기준클럭으로 사용한다. 이때 한 클럭이라도 에러가 발생하면 고장 경보를 LED을 통하여 나타내고, 프로세서로 보고하기 위해 TTMA로 를럭의 정상유무를 보내준다.
기준클럭 CP3와 FP를 이용하여 CP4-CP13까지 분주하여 TSU의 다른 LBA에서 필요한 CLK, 4MCLK와 FS를 생성하여 각 PBA에 필요한 클럭들을 보내준다.
본 발명은 상기와 같이 구성되어, 타임 스위치 장치내의 TSMA로부터 나온 16비트 데이타를 수신하여 DLU0, DLU1으로 전송하며, DLU0, DLU1으로부터 16비트 데이타를 각각 수신하여 이중화된 DLU중 액티브한 것을 선택하여 수신된 데이타를 TSMA로 보내며, 또한 타임스위치 장치 내에 필요한 클럭들 즉, FS(8KHz), CLK(2KHz), 및 4MCLK(4MHz)클럭들을 발생하여 공급한다.
Claims (4)
- 타임스위치 장치내에서 데이타 링크 유니트와 인터페이스 하기 위한 장치에 있어서, 16비트의 데이타 중 제1유효비트(V)를 입력하고 상기 유효비트(V)와 비교하기 위한 제2유효비트를 입력하여 상기 제1유효 비트와 제2유효 비트를 비교하여 패리티 점검 및 패리티 비트를 발생하기 위한 패리티 체크 및 발생회로(3), 및 상기 래치회로(1) 및 패리티 점검 및 발생회로(3)에 연결되어 16비트의 데이타를 상기 데이타 링크 유니트로 출력시키는 래치 및 차동드라이버(2)로 구성된 제1인터페이스 회로와, 상기 데이타 링크 유니트로부터 입력된 16비트 데이타를 수신 및 래치하기 위한 수(23, 24), 상기 수신 래치 수단(23, 24)에 연결되어 패리티 체크 및 발생하기 위한 수단(25, 26), 상기 수신 및 래치 수단(23, 24)에 연결되어 이중화된 데이타 링크 유니트 중 액티브한 것을 선택하기 위한 선택회로(27), 및 상기 각 부분과 연결되어 16비트 데이타를 래치 및 드라이버 하기 위한 수단(21, 22)으로 구성된 제2인터페이스회로, 및 상기 제1 및 제2인터페이스 회로에 연결되어 인터페이스하는 데이타의 동기클럭(CP3)을 제공하는 클럭선택 및 분배회로로 구성된 것을 특징으로 하는 데이타 링크 인터페이스 장치.
- 제1항에 있어서, 상기 제1인터페이스 회로의 래치 및 차동 드라이버는 16비트 데이타 각각에 대하여 차동 레벨로 출력하는 것을 특징으로 하는 데이타 링크 인터페이스 장치
- 제1항에 있어서, 상기 클럭선택 및 분배회로는, 상기 데이타 링크 유니트로부터 이중화된 제1클럭(CP3), 제2클럭(CP3D), 및 제 3클럭(FP)을 수신하는 클럭수신기(14), 상기 이중화된 클럭으로부터 정상클럭을 모니터 하기 위한 모니터 회로(13), 상기 클럭수신기(14) 및 모니터회로(13)에 연결되어 정상 클럭을 선택하기 위한 선택회로(12), 및 상기 선택회로에 연결되어 선택된 정상클럭을 수신하여 상기 타임스위치 장치와 상기 제1 및 제2인터페이스회로에 필요한 클럭을 송출하기 위한 수단(11)으로 구성된 클럭발생회로를 더 포함하고 있는 것을 특징으로 하는 데이타 링크 인터페이스 장치.
- 제1항에 있어서, 상기 타임 스위치 장치내에 필요한 클럭은 8KHz, 2.048MHz 및 4.096MHz인 것을 특징으로 하는 데이타 링크 인터페이스 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890011510A KR920005107B1 (ko) | 1989-08-12 | 1989-08-12 | 데이타 링크 인터페이스 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890011510A KR920005107B1 (ko) | 1989-08-12 | 1989-08-12 | 데이타 링크 인터페이스 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910005618A KR910005618A (ko) | 1991-03-30 |
| KR920005107B1 true KR920005107B1 (ko) | 1992-06-26 |
Family
ID=19288884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890011510A KR920005107B1 (ko) | 1989-08-12 | 1989-08-12 | 데이타 링크 인터페이스 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR920005107B1 (ko) |
-
1989
- 1989-08-12 KR KR1019890011510A patent/KR920005107B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910005618A (ko) | 1991-03-30 |
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