KR920014330A - 제어 메모리 및 유지보수회로 - Google Patents

제어 메모리 및 유지보수회로 Download PDF

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KR920014330A
KR920014330A KR1019900020733A KR900020733A KR920014330A KR 920014330 A KR920014330 A KR 920014330A KR 1019900020733 A KR1019900020733 A KR 1019900020733A KR 900020733 A KR900020733 A KR 900020733A KR 920014330 A KR920014330 A KR 920014330A
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오돈성
강구홍
박권철
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경상현
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

내용 없음

Description

제어 메모리 및 유지보수회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 구성을 나타내는 블럭도, 제2도는 본 발명의 일실예에 따른 제어메모리 어드레스 포멧, 제3도는 본 발명의 일실예에 따른 제어 메모리 데이타 포멧.

Claims (6)

  1. 제어 메모리 및 유지보수회로에 있어서; 자동 직렬데이타를 수신하여 TTL레벨 데이타를 차동 데이타로 바꾸어주는 차동송수신정합수단(1), 통화로 시험을 위한 패턴정보를 송수신하는 패턴송수신수단(2), 타임스위치 프로세서와 어드레서 및 데이타 송수신 인터페이스 기능을 하며 상기 패턴 송수신수단(2)에 연결되어 있어 채널정보와 테스트 패턴 정보를 송신하고 수신하는 프로세서 정합수단(3), 상기 차동송수신 정합수단(1)에서 TTL레벨을 수신한 후 다중화하여 출력시키는 직병렬 변환 및 다중화수단(4), 데이타를 수신하여 병직렬 변환 및 역다중화한 후 상기 차동송수신 정합수단(1)과 직병렬 변환 및 다중화수단(4)에 출력하는 병직렬 변환 및 역다중화 수단(5), 두개의 타임스위치링크 정합회로(TLIA)로 부터 클럭두쌍을 수신하여 이중 정상적인 클럭을 선택하여 상기 차동 송수신 정합수단(1)과 직병렬 변환 및 다중화수단(4)과 병직렬 변환 및 역다중화수단(5)과 패턴송수신수단(2)와 연결되어 클럭을 공급해주는 클럭선택 및 분배수단(6), 상기 프로세서 정합수단(3)에서 출력하는 어드레스및 제어데이타를 수신하여 해당 어드레스에 저장하고 상기 클럭선택 및 분배수단(6)의 주기적인 클럭을 어드레스로 하여 제어 데이타를 제어 메모리 수단(7), 상기 클럭 선택 및 분배수단(6)의 클럭과 각종 경보상태가 입력되며 상기 프로세서 정합수단(3)에서 어드레스 및 데이타를 수신하고 다시 송신하는 상태 정보수신 및 이중화제어수단(8), 상기 클럭선택 및 분배수단(6)의 클럭이 입력되며 상기 직병렬 변환 및 다중화수단(4)으로부터 다중화된 신호를 받아 타임슬럿 교환회로(TSIA)로 출력시키는 데이타 출력 래칭수단(9), 상기 직병렬 변환 및 다중화 부(4)의 출력단에 연결되어서 입출력데이타에 대한 패리티를 체크하여 결과를 상기 상태 정보수신 및 이중화 제어부(8)로 보내주는 패리티 체킹수단(10), 타임슬럿 교환회로(TSIA)로 부터 9비트(8192kbps)데이타를 받아 상기 병직렬 변환 및 역다중화 수단(5)과 패리티 체킹수단(10)에 출력하고 상기 클럭 선택 및 분배부(6)의 클럭이 입력되는 데이타 입력래칭수단(11), 상기 제어 메모리 수단(7)의 출력을 상기 클럭 선택 및 분배수단(6)에서 공급하는 클럭으로 래치하여 타임슬럿 교환회로(TSIA)로 출력시키는 제어 데이타 출력래칭수단(12)으로 구성된 것을 특징으로 하는 제어 메모리 및 유지 보수회로.
  2. 제1항에 있어서, 상기 프로세서 정합수단(3)과 제어 메모리수단(7)사이의 어드레스 및 데이타는 입력채널 어드레스 5비트와 입력 서브아이웨이 어드레스 5비트를 포함한 16비트 어드레스와 출력 채널 데이타 5비트와 출력 서브하이웨이 데이타 5비트를 포함한 16비트 데이타임을 특징으로 하는 제어 메모리 및 유지 보수회로.
  3. 제1항에 있어서, 상기 프로세서 정합수단(3)과 상태 정보수신 및 이중화 제어수단(8) 사이에 어드레서 및 상태 정보 데이타를 상태정보 어드레서 비트를 포함하는 16비트 어드레스와, PBA 탈장정보 및 이중화 정보들을 포함하는 3바이트 데이타임을 특징으로 하는 제어 메모리 및 유지 보수회로.
  4. 제1항에 있어서, 상기 차동 송수신 정합수단(1)은 RS-422방식의 데이타 24쌍을 수신하고 TTL레벨데이타를 RS-422방식 차동 데이타로 바꾸어 주는 것을 특징으로 하는 제어 메모리 및 유지 보수회로.
  5. 제4항에 있어서, 상기 제어 메모리 수단(7)은 2K, X, 16비트 이중 포트 메모리로 구성함을 특징으로 하는 제어메모리 및 유지 보수회로.
  6. 제4항에 있어서, 상기 제어 메모리 수단(7)은 1K, X, 16비트 이증 포트 메모리로 구성함을 특징으로 하는 제어메모리 및 유지 보수회로.
    ※ 참고사항 : 최초출원내용에 의하여 공개하는 것임.
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