KR930009629B1 - 양방향 1k 타임슬럿 교환회로 - Google Patents

Abstract

내용 없음.

Description

양방향 1K 타임슬럿 교환회로

제 1 도는 본 발명의 일실시예에 따른 블럭구성도.

제 2 도는 본 발명에 수신되는 제어 메모리 어드레스 및 데이타 포멧도.

＊ 도면의 주요부분에 대한 부호의 설명

1 : 차동수신부 2 : 클럭선택 및 분배부

3 : 차동송신부 4 : 클럭송신부

5 : 프로세서 정합부 6 : 직병렬 변환 및 다중화부

7 : 병직렬 변환 및 역다중화부 8 : 제어 메모리부

9 : 송신 데이타 래치 10 : 수신 데이타 래치

11 : 송신 통화 메모리 12 : 수신통화 메모리

13 : 출력래치 14 : 패리티 체크 및 발생부

15 : 입력 래치 16 : 데코더

17 : 제어 데이타 래치

본 발명은 양방향 1K 타임슬럿 교환회로에 관한 것으로, 특히 디지탈 전자교환기에서 타임슬럿 교환 및 집선(concentration) 기능을 수행하는 타임 스위치 장치의 양방향 1K 타임슬럿 교환회로에 관한 것이다.

본 발명은 타임스위치 장치내에서 송신방향의 타임슬럿 교환(이하, TSI라함)기능 수행시, 32개 채널로 이루어진 32개의 서브하이웨이(32SHW* 32CH/SHW)로 부터 직렬 8비트로 이루어진 2048Kbps의 차동 전화 채널 데이타를 받아 8192Kbps의 8비트 병렬 데이타에 다중화하여 통화메모리에 순차 저장하고 제어 메모리 및 유지보수 회로로 부터 수신된 통화메모리 어드레스에 의해 가입자 전화 채널 데이타를 무작위로 추출하여 타임스위치 제어 메모리 및 유지보수회로(이하, CMMA라함)또는 타임스위치 링크 정합회로(이하, TLIA라함)로 전송하고, 수신 방향의 TSI기능을 수행시 TLIA또는 CMMA로부터 8192Kbps의 9비트의 병렬데이타를 통화메모리에 순차적으로 저장하고 통화메모리 읽기 어드레스에 의해 무작위로 추출된 8192Kbps의 8비트 병렬 데이타를 역다중화한후 각 32개의 서브하이웨이로 2048Kbps의 차동 가입자 전화 채널 형태로 분배하여 송출한뒤 양방향 1K TSI를 수행하는 양방향 1K 타임슬럿 교환회로를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 서브하이웨이(32SHW)로 부터 직렬 8비트의 채널 데이타를 수신하여 TTL 레벨로 변환한 후 출력하는 차동 수신수단, TLIA로 부터의 클럭을 수신하여 분주한 후 출력하는 클럭선택 및 분배수단, CMMA와 상기 클럭선택 및 분배수단으로 부터 클럭을 수신하여 수용되는 주변장치로 CP4(4096KHz)와 FS(8KHz)를 차동레벨로 공급하여 주는 클럭 송수신단, 상기 클럭 선택 및 분배수단으로 부터의 클럭을 입력받고 상기 차동 수신수단을 통해 서브하이웨이로 부터 들어오는 직렬 8비트 데이타 입력받아 병렬 변환 및 다중화하여 병렬 9비트 데이타로 출력시키는 직병렬 변환 및 다중화수단, 상기 직병렬 변환 및 다중화수단에서 출력되는 다중화된 9비트 병렬 데이타를 래치하여 타이밍을 맞추어 출력시키는 송신데이타 래치, 상기 송신 데이타 래치에서 출력하는 다중화된 병렬 데이타를 수신하여 상기 클럭선택 및 분배수단에서 공급하는 클럭을 어드레스로서 입력하여 순차적으로 저장하고, CMMA로 부터의 제어 데이타를 받아 읽기 어드레스로 하여 임의로 저장된 데이타를 출력하는 송신 통화 메모리, 상기 송신 통화 메모리로 부터 다중화된 9비트 병렬 데이타를 받아 TLIA와 CMMA로 출력시키는 출력래치, 상기 TLIA와 CMMA로 부터의 다중화된 9비트 병렬 데이타를 일시 저장하였다가 출력시키는 입력래치, 상기 입력래치로 부터 다중화된 9비트 병렬 데이타를 수신한 후, 상기 클럭선택 및 분배수단에서 공급하는 클럭을 어드레스로 하여 순차적으로 저장하고 제어 데이타를 받아 읽기 어드레스로 하여 임의로 저장된 데이타를 내보내는 수신 통화 메모리, 상기 수신통화 메모리에서 출력하는 다중화된 9비트 신호를 받아 타이밍을 맞추어 출력하는 수신데이타 래치, 상기 클럭선택 및 분배수단으로 부터의 클럭을 입력받고 상기 수신 데이타 래치에서 출력하는 9비트 병렬 데이타를 수신하여 병직렬 변환 및 역다중화하여 TTL레벨의 서브하이웨이 데이타를 출력시키는 병직렬 변환 및 역 다중화수단, 상기 병직렬 변환 및 역다중화수단에서 출력된 TTL레벨의 서브하이웨이 데이타를 받아 차동데이타로 변환하여 송출하는 차동 송신수단, 상기 CMMA 내의 타임 스위치 프로세서와 TTL레벨은 인터페이스 기능을 수행하는 프로세서 정합수단, 상기 프로세서 정합수단에서 어드레스 및 제어 데이타를 받아 해당 어드레스에 저장하고 상기 클럭선택 및 분배수단으로 부터 클럭을 어드레스로 하여 제어 데이타를 상기 수신 통화 메모리로 출력시키는 제어 메모리, 상기CMMA로 부터의 제어 데이타를 상기 송신 통화 메모리로 출력하는 제어 데이타 래치, 상기 제어 메모리로 부터의 제어 데이타와 상기 제어 데이타 래치로 부터의 제어데이타를 데코딩하여 상기 수단 데이타 래치와 출력래치로 전송하는 데코더, 및 직병렬 변환 및 다중화수단과 출력래치에 패리티를 발생하여 제공하고, 수신통화 메모리의 출력신호에서 패리티를 검출하여 체크하고 이상이 있으면 수신데이타 래치로 패리티를 제공하며, 병직렬 변환 및 역다중화수단의 처리신호에서 패리티를 검출하여 체크하고 이상이 있는 경우는 체크 결과를 CMMA로 출력시키는 패리티 체크 및 발생수단을 구비한다.

이하 첨부된 제 1 도 이하를 참조하여 본 발명의 일실시예를 설명한다.

도면에서 1은 차동수신부, 2는 클럭선택 및 분배부, 3은 차동 송신부, 4 : 클럭송신부, 5는 프로세서 정합부, 6은 직병렬 변환 및 다중화부, 7은 병직렬 변환 및 역다중화부, 8은 제어 메모리부, 9는 송신데이타 래치, 10은 수신 데이타 래치, 11은 송신 통화메모리, 12는 수신 통화메모리, 13은 출력래치, 14는 패리티 체크 및 발생부, 15는 입력 래치, 16은 데코더, 17은 제어 데이타 래치를 각각 나타낸다.

차동수신부(1)는 32개의 채널로 이루어진 32개의 서브하이웨이(32SHW*32CH/SHW)로 부터 직렬 8비트로 이루어진 2048Kbps의 차동(DIF) 전환 채널 데이타를 수신하여 TTL레벨로 변환하여 출력한다. 직병렬 변환 및 다중화부(6)에서는 상기 차동수신부(1)를 통해 들어오는 2048Kbps의 직렬 8비트 데이타를 병렬 변환 및 다중화하여 8192kpbs 병렬 9비트 데이타로 출력시킨다. 송신 데이타 래치(9)는 상기 직병렬 변환 및 다중화부(6)에서 다중화된 9비트 병렬 데이타(8192Kbps)를 타이밍을 맞추어 송신통화메모리(121)로 출력시키면, 송신 통화메모리(11)에서는 클럭선택 및 분배부(2)에서 공급하는클럭을 어드레스로 하여 순차적으로 저장하고 제어 데이타 래치(17)를 통하여 CMMA로 부터 제어 데이타(13*2)를 받아 읽기 어드레스로 하여 임의로 저장된 데이타를 내보내며, 2K×9비트 이중포트 메모리로 구성되어 있다.

출력래치(13)는 상기 송신 통화메모리(11)로부터 다중화된 9비트 병렬 데이타(8192Kbps)를 받아 TLIA(RMDA)와 CMMA로 출력시킨다. 입력래치(15)는 TLIA와 CMMA로부터 다중화된 9비트 병렬 데이타(8192Kbps)를 받아 수신 통화메모리(12)에 출력시킨다. 수신통화 메모리(12)는 입력래치(15)로 부터 9비트 (8192Kbps) 데이타를 받아 클럭선택 및 분배부(2)에서 공급하는 클럭을 어드레스로 하여 임의로 저장된 데이타를 내보내며, 2K×9비트 이중포트 메모리로 구성되어 있다.

수신데이타 래치(10)는 상기 수신통화 메모리(12)에서 다중화된 9비트 (8192Kbps) 신호를 받아 병직렬 변환 및 역다중화부(7)로 출력시킨다. 병직렬 변환 및 역다중화부(7)에서는 9비트 병렬(8192Kbps) 데이타를 수신하여 병직렬 변환 및 역 다중화하여 출력시킨다. 차동 송신부(3)에서는 상기 병직렬 변환 및 역다중화부(7)에서 출력된 TTL레벨의 32서브하이웨이 데이타를 받아 RS-422 방식의 차동데이타로 변환하여 송출한다.

한편 클럭선택 및 분배부(2)는 TLIA 또는 RMDA로 부터 두쌍의 클럭을 수신하여 정상인 것을 선택한후, 분주하여 상기 직병렬 변환 및 다중화부(6)와 병직렬 변환 및 역다중화부(7)와 송신 통화 메모리(11) 및 수신 통화 메모리(12)에 분배하여 준다.

패리티 체크 및 발생부(14)는 직병렬 변환 및 다중화부(6)와 송신통화 메모리(11)의 출력신호와 출력래치(13)에 패리티를 발생하여 인가하고, 수신통화메모리(12)의 출력신호에서 패리티를 검출하여 체크하고 이상이 있으면 수신데이타 래치(10)로 입력되는 수신 통화메모리(12)의 출력신호에 패리티를 실는다. 또한, 병직렬 변환 및 역다중화부(7)의 처리신호에서 패리티를 검출하여 체크하고 이상이 있는 경우는 체크 결과를 CMMA로 출력시킨다.

클럭 송신부(4)는 CMMA로부터 프레임 동기신호(FS)와 상기 클럭선택 및 분배부(2)로 부터 클럭을 수신하여 가입자 장치, 중계선 장치등 본 발명이 적용되는 타임 스위치 장치에 수용되는 주변 장치로 CP4(4096KHz)와 FS(8KHz)를 차동레벨로 공급하여 준다.

프로세서 정합부(5)는 타임 스위치 프로세서와 TTL레벨로 인터페이스 기능을 수행하며, 제어메모리부(5)는 상기 프로세서 정합부(5)에서 어드레스 및 제어 데이타를 받아 해당 어드레스에 저장하고 클럭선택 및 분배부(2)의 주기적인 클럭을 어드레스로 하여 제어 데이타 16비트를 출력시키며, 1K 또는 2K×16비트 이중포트 메모리등으로 구성되어 있다.

상기 제어 메모리부(8)에 연결되어 있고 제어 데이타 래치(17)를 통해서 CMMA로 부터 제어 데이타를 받은 데코더(16)는 제어 데이타를 데코딩하여 수신 데이타 래치(10)와 출력래치(13)로 데코딩 데이타를 출력한다.

또한 제어 데이타 래치(17)는 CMMA로 부터 제어 데이타를 받아 송신 통화 메모리(11)와 데코더(6)로 출력한다.

제 2 도는 상기 프로세서 정합부(5)를 통하여 타임스위치 장치 제어 프로세서로 부터 수신하는 제어 메모리 어드레스 및 데이타 포멧이다. 제 2 도에 도시한 바와같이 제어 메모리부(8)에 제어 데이타를 쓰기 위한 제어메모리 어드레스는 16비트로 구성된다. 상기 어드레스 16비트는 출력 채널 5비트, 출력 서브하이웨이 5비트, TSIA를 지정하는 2비트, 읽기/쓰기를 지정하는 1비트 등이다. 또한 제어 메모리부(8)에 쓰여지는 데이타 포멧은 16비트로 구성되며, 입력 서브하이웨이 5비트, 입력 채널 5비트, 비지(Busy) 및 아이들(Idle) 상태를 나타내는 1비트, TLIA/CMMA 비트 등이다.

따라서, 상기한 바와 같이 구성되어 동작하는 본 발명은 전전자 교환기의 타임스위치 장치내에 적용되어 타임스위치 장치를 대용량으로 신뢰도가 높게하며 경제적으로 구성할 수 있는 효과가 있다.

Claims (3)

1. 양방향 1K 타임슬럿 교환회로에 있어서, 서브하이웨이(32SHW)로 부터 직렬 8비트의 채널 데이타를 수신하여, TTL레벨로 변환한후 출력하는 타동 수신수단(1), 타임스위치 정합회로(이하, TLIA라함)로 부터의 클럭을 수신하여 분주한 후 출력하는 클럭선택 및 분배수단(2), 타임스위치 제어 메모리 및 유지보수회로(이하, CMMA라함)와 상기 클럭선택 및 분배수단(2)으로 부터 클럭을 수신하여 수용되는 주변장치로 CP4(4096KHz)와 FS(8KHz)를 차동레벨로 공급하여 주는 클럭 송신수단(4), 상기 클럭 선택 및 분배수단(2)으로 부터의 클럭을 입력받고 상기 차동 수신수단(1)을 통해 서브하이웨이로 부터 들어오는 직렬 8비트 데이타 입력받아 병렬 변환 및 다중화하여 병렬 9비트 데이타로 출력시키는 직병렬 변환 및 다중화수단(6), 상기 직병렬 변환 및 다중화수단(6)에서 출력되는 다중화된 9비트 병렬 데이타를 래치하여 타이밍을 맞추어 출력시키는 송신 데이타래치(9), 상기 송신 데이타 래치(9)에서 출력하는 다중화된 병렬 데이타를 수신하여 상기 클럭선택 및 분배수단(2)에서 공급하는 클럭을 어드레스로서 입력하여 순차적으로 저장하고, CMMA로 부터의 제어 데이타를 받아 읽기 어드레스로 하여 임의로 저장된 데이타를 출력하는 송신 통화 메모리(11), 상기 송신 통화 메모리(11)로 부터 다중화된 9비트 병렬 데이타를 받아 TLIA와 CMMA로 출력시키는 출력래치(13), 상기 TLIA와 CMMA로 부터의 다중화된 9비트 병렬 데이타를 일시 저장하였다가 출력 시키는 입력래치(15), 상기 입력래치(15)로 부터 다중화된 9비트 데이타를 수신한 후, 상기 클럭선택 및 분배수단(2)에서 공급하는 클럭을 어드레스로 하여 순차적으로 저장하고 제어 데이타를 받아 읽기 어드레스로 하여 임의로 저장된 데이타를 내보내는 수신 통화 메모리(12), 상기 수신통화 메모리(12)에서 출력하는 다중화된 9비트 신호를 받아 타이밍을 맞추어 출력하는 수신데이타 래치(10), 상기 클럭선택 및 분배수단(2)로 부터의 클럭을 입력받고 상기 수신 데이타 래치(10)에서 출력하는 9비트 병렬 데이타를 수신하여 병직렬 변환 및 역다중화하여 TTL레벨의 서브하이웨이 데이타를 출력시키는 병직렬 변환 및 역 다중화수단(7), 상기 병직렬 변환 및 역다중화수단(7)에서 출력된 TTL레벨의 서브하이웨이 데이타를 받아 차동데이타로 변환하여 송출하는 차동 송신수단(3), 상기 CMMA 내의 타임 스위치 프로세서와 TTL레벨로 인터페이스 기능을 수행하는 프로세서 정합수단(5), 상기 프로세서 종합수단(5)에서 어드레스 및 제어 데이타를 받아 해당 어드레스에 저장하고 상기 클럭선택 및 분배수단(2)으로 부터 클럭을 어드레스로 하여 제어 데이타를 상기 수신 통화 메모리(12)로 출력시키는 제어 메모리(8), 상기 CMMA로 부터의 제어 데이타를 상기 송신 통화 메모리(1)로 출력하는 제어 데이타 래치(17), 상기 제어 메모리(8)로 부터의 제어 데이타와 상기 제어 데이타 래치(17)로 부터의 제어데이타를 데코딩하여 상기 수신 데이타 래치(10)와 출력래치(13)로 전송하는 데이타(16), 및 직병렬 변환 및 다중화수단(6)과 출력래치(13)에 패리티를 발생하여 제공하고, 수신 통화 메모리(12)의 출력신호에서 패리티를 검출하여 체크하고 이상이 있으면, 수신데이타 래치(10)로 패리티를 제공하며, 병직렬 변환 및 역다중화수단(7)의 처리신호에서 패리티를 검출하여 체크하고 이상이 있는 경우는 체크 결과를 CMMA로 출력시키는 패리티 체크 및 발생수단(14)을 구비하는 것을 특징으로 하는 것을 양방향 1K 타임슬럿 교환회로.
2. 제 1 항에 있어서, 상기 제어 메모리 수단(8)과 송신 통화 메모리 수단(11) 및 수신통화 메모리 수단(12)은 이중포트 메모리임을 특징으로 하는 양방향 1K 타임슬럿 교환회로.
3. 제 2 항에 있어서, 상기 차동 송신수단(3)은 입력받은 TTL레벨의 서브하이웨이 데이타를 RS-422 방식으로 출력하도록 구성되는 것을 특징으로 하는 양방향 1K 타임슬럿 교환회로.