KR960000130B1

KR960000130B1 - 다중가입자 접속시의 전송속도차 보상 회로

Info

Publication number: KR960000130B1
Application number: KR1019930028942A
Authority: KR
Inventors: 김효중; 유강희
Original assignee: 한국전기통신공사; 조백제; 재단법인 한국전자통신연구소; 양승택
Priority date: 1993-12-21
Filing date: 1993-12-21
Publication date: 1996-01-03
Also published as: KR950022098A

Abstract

내용 없음.

Description

다중가입자 접속시의 전송속도차 보상 회로

제1도는 종래의 전송 속도차 보상회로의 구성도.

제2도는 본 발명에 다른 전체적인 구성도.

제3도는 데이터 전송 형태도.

제4도는 탄성버퍼의 쓰기 타임다이아그램도.

제5도는 탄성버퍼의 읽기 타임다이아그램도.

* 도면의 주요부분에 대한 부호의 설명

21,25 : 직/병렬 변환부 22 : 듀얼 포트(Dual Port)SRAM

23,26 : 병/직렬 변환부 24 : 2 : 1 멀티플랙서(MUC)

27 : 쓰기 어드레스 발생기 28 : 읽기 어드레스 발생기

29 : 쓰기 콘트롤 로직 210 : 읽기 큰트롤 로직

본 발명은 CATV LT/NT(Line Termination; 선로종단장치, Network Terminatino; 망종단 장치)를 구현할 때 기압자 접속시의 속도와 전송시의 속도차를 보상함에 있어서 하나의 탄성버퍼를 사용하여 여러 전송채널을 수용가능하게 함으로써 시스팀의 저가격화 및 소형화를 실현하는 것이 가능하도록 한 다중 가입자 접속시의 전송속도차 보상 회로에 관한 것이다.

제1도는 종래의 가입자 전송에서의 접속속도와 전송속도차를 보상하기 위한 구성도로서, 제1a도와 제1b도는 2개의 널을 다른 시간대에 전송할 경우의 구성도, 제1c도는 2개의 채널을 같은 시간대에 전송할 경우의 구성도로서, 기본적으로 콘트롤 로직(10,12,14)과 탄성버퍼(11,12,15)로 구성되어 있다.

탄성버퍼(11,13,15)는 입력되는 채널의 데이터를 저장하는 역할을 하며, 데이터의 저장상태를 알려주는 기능을 가지고 있다.

콘트롤 로직(10,12,14)은 탄성버퍼(11,13,15)로부터 데이터 저장상태에 관한 정보를 받아 탄성버퍼(11,13,15)에 데이터를 쓰게, 혹은 읽게 하여 주는 기능을 가지고 있다. 탄성버퍼(11,13,15)를 사용할 경우에는 입력데이터가 들아간 순서대로 출력이 되기 때문에 출력되는 데이터를 전송시간대가 다른 경우에는 입력 채널 수 만큼의 탄성버퍼(11,13,15)와 콘트롤 로직(11,13,15)이 필요하다. 즉, 하나의 탄성버퍼 (11,13,15)를 사용하여 하나의 가입자 채널을 접속할 수 있다. 설혹 여러 전송채널을 접속할 수 있더라도 각 채널을 동시에 여러 개의 전송로를 통하여 병렬로 전송하는 것은 가능할지라도, 각 채널을 시간대를 달리하여 하나의 전송로를 이용하여 전송하는 것은 어렵다.

따라서, 상기 종래의 문제점을 해결하기 위하여 안출된 본 발명은, 하나의 탄성버퍼를 사용하여 여러 전송채널을 시간대로 달리하여 하나의 전송로를 통하여 전송이 가능하도록 함으로써 경계성을 높이도록 하였을 뿐만 아니라, 병렬로 여러 개의 전송로를 통하여 전송하는 것도 가능하도록 한 다중가입자 접속시의 전송속도차 보상 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 직렬로 입력되는 채널 #1 및 채널 #2의 데이터를 병렬 데이터로 바꾸어 전달하는 직/병렬변환수단과, 상기 직/병렬변환수단으로부터 데이터 제1입력단(D0,D1,D2)에 입력되는 채널 #1의 신호를 저장하며, 제2입력단(D4,D5,D6)에 입력되는 채널 #2의 신호를 저장하는 듀얼 포트(Dual Port) SRAM과, 상기 듀얼 포트(Dual Port) SRAM(22)에 저장번지를 제공하는 쓰기 어드레스 발생수단과, 상기 쓰기 어드레스 수단을 제어하며, 상기 듀얼 포트(Dual Port) SRAM으로 쓰기 인에이블 신호를 제공하는 쓰기 콘트롤 수단과, 상기 듀얼 포트(Dual Port) SRAM에 저장된 병렬 데이터를 전달받아 직렬로 변환하여 전달하는 병/직렬변환 수단과, 상기 병/직렬 변환수단에서 발생하는 두 채널의 데이터를 시분할다중하여 하나의 직렬신호로 바꾸어 출력하는 멀티플렉서와, 상기 듀얼 포트(Dual Port) SRAM으로 읽기 어드레스를 제공하는 읽기 어드레스 발생수단과, 상기 읽기 어드레스 발생수단을 제어하며, 상기 듀얼 포트(Dual Port) SRAM으로 읽기 어드레스 인에이블 신호를 제공하고, 상기 멀티플랙서에 제어신호를 제공하는 읽기 콘트롤 수단을 구비한다.

제2도는 본 발명의 전체적인 구성도로서, 직/병렬 변환부(21,25), 듀얼 포트 (Dual Port) SRAM(22), 병/직렬 변환부(23,26), 2:1 멀티플랙서(MUX)(24), 쓰기 어드레스 발생기(27), 읽기 어드레스 발생기(28), 쓰기 콘트롤 로직(29), 읽기 콘트롤 로직(210)을 구비함을 나타낸다.

직/병렬변환부(21,25)는 직렬로 입력되는 채널(CH) #1 및 채널(CH) #2의 데이터를 3비트의 병렬 데이터로 바꾸어주며, 듀얼 포트(Dual Port) SRAM(22)은 상기 직/병렬변환부(21,25)로부터 듀얼 포트 SRAM(22)의 데이터 입력단의 D0, D1, D2에 입력되는 채널 #1의 신호를 0번부터 511번까지의 저장영역에 저장하며, D4, D5, D6에 입력되는 채널 #2의 신호를 512번부터 1023번지까지의 영역에 저장을 한다. 이때 듀얼 포트 STAM(22)은 쓰기 어드레스 발생기(27)로부터 저장 번저(어드레스:A0L-A8L)를 지정받아, 쓰기 콘트롤 로직(29)의 출력이 쓰기 인에이블(write enable; 논리 로우(Low))이 되고 어드레스 A9L이 '로우(LoW)'일 때만 채널 #1의 데이터를 저장하다.

또한 쓰기 콘트롤 로직(29)의 출력이 쓰기 인에이블(논리 로우)이고 A9L이 '하이(High)'일 때만 쓰기 어드레스 발생기(27)로부터 저장번지를 지정받아서 채널 #2의 신호를 (22)에 저장한다.

병/직렬 변환부(23)는 읽기 콘트롤로직(210)의 출력이 '읽기 인에이블(read enable; 논리 하이)'이고, 어드레스 A9R이 '로우'일 때 읽기 어드레스 발생기(28)의 출력(A0R-A8R)을 받아 듀얼 포트 SRAM(22)으로부터 발생하는 채널 #1의 병렬 데이터(D0, D1, D2로부터 출력됨)를 직렬로 변환하여 주며 (QCH #1), 병/직렬 변환부(26)는 읽기 콘트롤로직(210)의 출력이 '읽기 인에이블(논리 하이)'이고, 어드레스 A9R이 '하이'일 때 읽기 어드레스 발생기(28)의 출력을 받아 듀얼 포트 SRAM (22)으로부터 발생하는 채널 #2의 병렬 데이터(D4,D5,D6로부터 출력됨)를 직렬로 변환하여 출력한다(QCH #2).

2:1 멀티플렉서(24)는 병/직렬 변환부(23,26)에서 발생하는 두 채널의 데이터를 시분할다중하여 하나의 직렬신호(QCH)로 바꾸어 준다. 쓰기 어드레스 발생기(27)는 직/병렬변환부(21,25)로부터 발생하는 병렬데이터를 듀얼 포트 SRAM(22)의 지정된 저장영역에 저장하기 위한 번지를 출력하여 주며, 읽기 콘트롤로직(210)의 제어를 받는다.

쓰기 어드레스 발생기(27)는 계수기로 이루어지며, 쓰기 콘트롤 로직(29)의 출력에 의하여 동작 또는 정지를 한다.

읽기 어드레스 발생기(28)는 듀얼 포트 SRAM(22)에 저장되어 있는 병렬 데이터를 읽어내기 위한 번지를 출력하여 주며, 읽기 콘트롤조직(210)의 제어를 받는다.

읽기 어드레스 발생기(28)는 계수기로 이루어지며, 읽기 콘트롤 로직(210)의 출력에 의하여 동작 또는 정지를 한다.

쓰기 콘트롤 로직(29)은 쓰기 어드레스 발생기(27)의 동작을 제어하기 위한 제어 신호를 발생하며, 채널 #1과 채널 #2의 데이터를 듀얼 포트 SRAM(22)에 저장할 때 필요한 어드레스의 최상위 어드레스 비트를 출력한다. 또한, 듀얼 포트 SRAM(22)의 읽기/쓰기 모드를 제어하는 신호를 발생하여 읽기 또는 쓰기가 가능하도록 하여준다.

읽기 콘트롤 로직(210)은 읽기 어드레스 발생기(28)의 동작을 제어하기 위한 제어 신호를 발생하며, 채널 #1과 채널 #2의 데이터를 듀얼 포트 SRAM(22)로부터 읽을 때 필요한 어드레스의 최상의 어드레스 비트를 출력한다. 또한, 듀얼 포트 SRAM(22)의 읽기/쓰기 모드를 제어하는 신호를 발생하여 읽기 또는 쓰기가 가능하도록 하여주며, 2:1 멀티플렉서(24)에서 2채널의 데이터가 시분할다중되어 출력할 수 있도록 제어하기 위하여 필요한 신호를 준다.

제3도는 전송 데이터의 형태를 보여주며, (31)은 입력된 2개의 채널 데이터를 서로 다른 시간대에 전송하는 시분할다중된 형태를 보여주며, 이 데이터는 제2도의 2:1 멀티플렉서(24)로부터 발생한 것이다.

(32)는 2채널의 데이터를 동시에 2개의 출력단을 통하여 출력하는 형태를 보여 주며, 제2도의 2:1 멀티플렉서(24)가 없는 상태 즉, 병/직렬 변환부(23,26)에서 출력되는 데이터를 보여준 것이다.

제4도는 본 발명에서의 탄성버퍼의 쓰기 타임 다이아그램이다. CLK #1(41)은 제2도의 직/병렬 변환부(21,25), 쓰기 어드레스 발생기(27), 쓰기 콘트롤 로직(29)에 제공되는 클럭이고, A0L(42)는 제2도의 쓰기 어드레스 발생기(27)에서 발생하는 최하위 어드레스 비트이다. A9L(43)은 제2도의 쓰기 콘트롤 로직(29)에서 발생하는 최상위 어드레스 비트이다. Wen(44)는 제2도의 쓰기 콘트롤 로직(29)에서 발생하는 쓰기 인에이블 신호이다. CH #1(45)는 제2도의 직/병렬 변환부(21)로부터 출력되는 채널 #1의 병렬화된 신호이다. CH #2(46)은 제2도의 직/병렬 변환부(25)로부터 출력되는 채널 #2의 병렬화된 신호이다.

입력되는 신호와 제어신호는 (41)에 동기되어 동작하며, 제4도와 같이 (42)가 1어드레스 단위 변할 때(43)도 같은 주기로 변하고 (44)는 2번씩 변한다. (43)이 '로우'이고 (44)가 '로우'이면 (45)가 제2도의 (22)의 저장영역중 '0'번과 '511'번 사이에 쓰여지게 되며, (43)이 '하이'이고(44)가 '로우'이면 (46)이 제2도의 (22)의 저장영역중 '512'번과 '1023'번 사이에 쓰여지게 된다.

제5도는 본 발명에 따른 탄성버퍼의 읽기 타임 다이아그램이다.

CE(51)은 칩 인에이블 신호로서 제2도의 읽기 콘트롤 로직(210)에서 발생하는 신호이며, 듀얼 포트SRAM(22)의 읽기/쓰기가 가능하도록 제어해 준다. A9R(52)는 제2도의 읽기 콘트롤 로직(210)에서 발생하는 신호로서 최상위 어드레스 비트이며, CLK #2(53)은 제2도의 병직렬 변환부(23,26), 읽기 어드레스 발생기(28), 읽기 콘트롤 로직(210)에 입력되는 클럭이다. AOR(54)는 제2도의 읽기 어드레스 발생기 (28)에서 발생하는 신호로서 최하위 어드레스 비트이며, QCH #1(55)는 제2도의 병/직렬 변환부(23)에서 발생하는 채널 #2의 직렬데이터, QCH #2(56)는 병/직렬 변환부(26)에서 발생하는 채널 #2의 직렬데이터이다.

Ren(57)은 제2도의 읽기 콘트롤로직(210)에서 발생하는 읽기 인에이블 신호이고, QCH(58)은 2:1 멀티플렉서(24)에서 발생하는 신호로서 (55)와 (56)이 다중화된 신호이다.

입력되는 신호와 제어 신호는 (53)에 동기되어 동작하며, 제5도와 같이(54)가 1어드레스 단위로 변할 때 (57)도 같은 주기로 변한다. (51)과 (52)는 제2도의 듀얼 포트 SRAM(22)에 쓰여지는 데이터의 양과 읽어가는 데이터의 양이 같도록 시간이 조정되어야 하며, (51)과 (52)가 'Low'이고 (57)이 '하이'이면 듀얼 포트 SRAM(22)에 저장되어 있는 채널 #1의 데이터가 읽어지고, (51)이 '로우'이고 (52)와 (57)이 '하이'이면 듀얼 포트 SRAM(22)에 저장되어 있던 채널 #2의 데이터가 읽어진다.

따라서, 상기와 같이 구성되어 동작하는 본 발명은, 한 개의 탄성버퍼를 이용하여 다중 가입자의 전송 속도차를 보상할 수 있고, 다중 가입자를 동시에 병렬로 전송하는 것이 가능하다. 또한, 다중 가입자를 시분할 다중하여 한 개의 채널로 전송하는 것이 가능한 효과가 있다.

Claims

직렬로 입력되는 채널(CH) #1 및 채널(CH) #2의 데이터를 병렬 데이터로 바꾸어 전달하는 직/병렬 변환수단(21,25)과, 상기 직/병렬변환수단(21,25)으로부터 데이터 제1입력단(D0,D1,D2)에 입력되는 채널 #1의 신호를 저장하며, 제2입력단 (D4,D5,D6)에 입력되는 채널 #2의 신호를 저장하는 듀얼 포트(Dual Port) SRAM (22)과, 상기 듀얼 포트(Dual Port) SRAM(22)에 저장번지를 제공하는 쓰기 어드레스 발생수단(27)과, 상기 쓰기 어드레스 수단(27)을 제어하며, 상기 듀얼 포트(Dual Port) SRAM(22)으로 쓰기 인에이블 신호를 제공하는 쓰기 콘트롤 수단(29)과, 상기 듀얼 포트(Dual Port) SRAM(22)에 저장된 병렬 데이터를 전달받아 직렬로 변환하여 전달하는 병/직렬변환 수단(23,26)과, 상기 병/직렬 변화수단 (23,26)에서 발생하는 두 채널의 데이터를 시분할다중하여 하나의 직렬신호(QCH)로 바꾸어 출력하는 멀티플렉서(25)와, 상기 듀얼 포트(Dual Port) SRAM(22)으로 읽기 어드레스를 제공하는 읽기 어드레스 발생수단(28)과, 상기 읽기 어드레스 발생수단 (28)을 제어하며, 상기 듀얼 포트(Dual Port) SRAM(22)으로 읽기 어드레스 인에이블 신호를 제공하고, 상기 멀티플렉서(24)에 제어신호를 제공하는 읽기 콘트롤 수단(210)을 구비하는 것을 특징으로 하는 다중가입자 접속시의 전송속도차 보상 회로.