KR20020052628A

KR20020052628A - 전자 교환기에서 데이터 전송 속도 변환 장치

Info

Publication number: KR20020052628A
Application number: KR1020000082031A
Authority: KR
Inventors: 정윤준
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 2000-12-26
Filing date: 2000-12-26
Publication date: 2002-07-04

Abstract

본 발명은 전자 교환기에서 전송 속도가 상이한 두 비동기 전송 데이터 사이에서 메모리를 이용해 상호간 데이터 전송 속도 변환시켜 주도록 한 데이터 전송 속도 변환 장치에 관한 것이다.

본 발명의 장치는 SHW 수신 데이터를 TTL 신호의 형태로 변환시켜 주거나 역변환시켜 SHW 송신 데이터를 SHW 버스로 전송하는 SHW 인터페이스부와; 상기 SHW 인터페이스부를 통해 입력되는 TTL 신호 형태의 SHW 수신 데이터를 매 타임 슬롯마다 연속적으로 래치시켜 주는 SHW 수신 데이터 래치부와; THW 수신 데이터를 TTL 신호의 형태로 변환시켜 주거나 역변환시켜 THW 송신 데이터를 THW 버스로 전송하는 THW 인터페이스부와; 상기 THW 인터페이스부를 통해 입력되는 TTL 신호 형태의 THW 수신 데이터를 매 타임 슬롯마다 연속적으로 래치시켜 주는 THW 수신 데이터 래치부와; 상기 SHW 인터페이스부를 통해 입력되는 TTL 신호 형태의 SHW 데이터에 대한 SHW 수신 타임 슬롯을 카운트하여 해당 SHW 수신 타임 슬롯에 대응하는 기록 어드레스를 생성하고 해당 SHW 수신 타임 슬롯마다 제1제어 신호를 생성시켜 주며, 상기 SHW 송신 데이터에 대한 SHW 송신 타임 슬롯을 카운트하여 해당 SHW 송신 타임 슬롯에 대응하는 판독 어드레스를 생성하고 해당 SHW 송신 타임 슬롯마다 제2제어 신호를 생성시켜 주는 상기 제1어드레스/메모리 제어 신호 발생부와; 상기 THW 인터페이스부를 통해 입력되는 TTL 신호 형태의 THW 데이터에 대한 THW 수신 타임슬롯을 카운트하여 해당 THW 수신 타임 슬롯에 대응하는 기록 어드레스를 생성하고 해당 THW 수신 타임 슬롯마다 제1제어 신호를 생성시켜 주며, 상기 THW 송신 데이터에 대한 THW 송신 타임 슬롯을 카운트하여 해당 THW 송신 타임 슬롯에 대응하는 판독 어드레스를 생성하고 해당 THW 송신 타임 슬롯마다 제2제어 신호를 생성시켜 주는 제2어드레스/메모리 제어 신호 발생부와; 상기 제1어드레스/메모리 제어 신호 발생부의 기록 어드레스 및 제1제어 신호에 따라 상기 SHW 수신 데이터 래치부에서 래치된 데이터를 저장하거나 상기 제2어드레스/메모리 제어 신호 발생부의 판독 어드레스 및 제2제어 신호에 따라 상기 THW 송신 데이터를 상기 THW 인터페이스부로 출력하는 제1DPRAM과; 상기 제2어드레스/메모리 제어 신호 발생부의 기록 어드레스 및 제1제어 신호에 따라 상기 THW 수신 데이터 래치부에서 래치된 데이터를 저장하거나 상기 제1어드레스/메모리 제어 신호 발생부의 판독 어드레스 및 제2제어 신호에 따라 상기 SHW 송신 데이터를 상기 SHW 인터페이스부로 전송하는 제2DPRAM을 포함하여 이루어진 것을 특징으로 한다.

Description

전자 교환기에서 데이터 전송 속도 변환 장치 {Apparatus of Converting Data Transfer Speed in the Electronic Switching System}

본 발명은 전자 교환기에서 데이터 전송 속도 변환 장치에 관한 것으로, 특히 전자 교환기에서 전송 속도가 상이한 두 비동기 전송 데이터 사이에서 메모리를 이용해 상호간 데이터 전송 속도 변환시켜 주도록 한 전자 교환기에서 데이터 전송 속도 변환 장치에 관한 것이다.

일반적으로, 종래 전자 교환기의 DLC(Digital Line Concentrator)와 가입자 회로간에 데이터를 송수신하는 경우에 서브 하이웨이(Sub-highway)를 통해 2.048(Mbps)의 속도로 데이터를 송수신하는데, 기존의 가입자 회로는 2.048(Mbps) 속도의 데이터만 수신할 수 있으므로 서브 하이웨이의 데이터 전송 속도를 증가시키기 위해서는 가입자 회로를 교체해야 되는 문제점이 있었다.

그래서, 대한민국 실용신안등록 제1996-000608호에 의하면 서브 하이웨이를 통해 가입자 회로 측으로 전송되는 데이터의 속도를 감소시키고 가입자 회로로부터 서브 하이웨이를 통해 전송되는 데이터의 속도를 증가시킴으로써, 가입자 회로를 변경하지 않더라도 서브 하이웨이의 데이터 전송 속도를 증가시킬 수 있다.

그러면, 전자 교환기에서 데이터 전송 속도 변환 장치의 구성을 살펴보면, 도 1에 도시된 바와 같이, TSLU(Time Switch Line Unit; 11)와, 전송 속도 변환부(12)와, 가입자 회로부(13)를 포함하여 이루어져 있는데, 해당 상기 전송 속도 변환부(12)는 제어부(12-1)와, 전송 속도 감소부(12-2)와, 전송 속도 증가부(12-3)를 포함하여 이루어져 있다.

여기서, 상기 제어부(12-1)는 상기 전송 속도 감소부(12-2)와 전송 속도 증가부(12-3)를 제어하기 위한 다수의 신호를 발생해 준다.

상기 전송 속도 감소부(12-2)는 상기 TSLU(11)로부터 서브 하이웨이(RxSHW1)를 통해 공급되는 제1전송 속도의 데이터를 수신하여 전송 속도를 감소시켜 제2전송 속도의 데이터로 변환시켜 서브 하이웨이(RxSHW2)를 통하여 상기 가입자 회로부(13) 측으로 전송해 준다.

상기 전송 속도 증가부(12-3)는 상기 가입자 회로부(13)로부터 서브 하이웨이(TxSHW2)를 통해 공급되는 제2전송 속도의 데이터를 수신하여 전송 속도를 증가시켜 제1전송 속도의 데이터로 변환시켜 서브 하이웨이(TxSHW)를 통해 상기 TSLU(11) 측으로 전송해 준다.

이와 같이, 종래의 전자 교환기에서 데이터 전송 속도 변환 장치는 전송 속도 변환을 위한 논리 회로, 즉 제어부, 전송 속도 감소부 및 전송 속도 증가부를 구성하며, 제어부에서 전송 속도를 변환하기 위한 제어 신호를 발생시켜 전송 속도 증가부 또는 전송 속도 감소부에 인가하며, 해당 전송 속도 증가부 또는 전송 속도 감소부는 해당 제어 신호를 수신받아 구현된 논리 회로를 통하여 데이터의 전송 속도를 변환시켜 주게 된다.

그런데, 상술한 바와 같은 종래의 전자 교환기에서 데이터 전송 속도 변환 장치는 많은 논리 회로를 구성해야 하므로 전송 속도 변환 회로뿐만 아니라 전송 속도 변환 장치의 전체 구성을 복잡하게 만드는 단점이 있으며, 데이터의 전속 속도를 변환시키기 위해 해당 많은 논리 회로들을 거쳐야 하므로 이로 인해 데이터의 유실 가능성이 높다는 단점이 있었다.

전술한 바와 같은 단점들을 해결하기 위한 것으로, 본 발명은 메모리를 이용하여 비동기 데이터 전송 속도 변환 장치를 구현하는데, 즉 서로 다른 데이터 전송 속도를 가지고 동기가 맞지 않는 두 데이터 사이에서의 전송 속도를 메모리를 이용하여 변환시켜 줄 수 있도록 구현하는데, 그 목적이 있다.

또한, 본 발명은 전자 교환기에서 전송 속도가 상이한 두 비동기 전송 데이터, 즉 동기가 맞지 않는 서로 상이한 데이터 전송 속도를 가지는 데이터 사이에서 DPRAM을 이용해 상호간 데이터 전송 속도 변환시켜 줌으로써, 전송 속도 변환 회로뿐만 아니라 전송 속도 변환 장치의 전체 구성을 단순화시켜 주며, 전송 속도 변환 중에 발생할 수 있는 데이터의 유실 가능성을 없애도록 하는데, 그 목적이 있다.

도 1은 종래의 전자 교환기에서 데이터 전송 속도 변환 장치를 나타낸 구성 블록도.

도 2는 본 발명의 실시 예에 따른 전자 교환기에서 데이터 전송 속도 변환 장치를 나타낸 구성 블록도.

도 3은 도 2에 있어 SHW(Sub-highway) 및 THW(Traffic Highway)의 타이밍(Timing)을 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : SHW 인터페이스부(Interface)

22 : SHW 수신 데이터 래치부(Receive Data Latch)

23, 26 : 제1어드레스(Address)/메모리 제어 신호(Memory Control Signal) 발생부

24, 28 : 제1DPRAM(Dual Port RAM)

25 : THW 인터페이스부

27 : THW 수신 데이터 래치부

상술한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 전자 교환기에서 데이터 전송 속도 변환 장치는 SHW 수신 데이터를 TTL 신호의 형태로 변환시켜 주거나 역변환시켜 SHW 송신 데이터를 SHW 버스로 전송하는 SHW 인터페이스부와; 상기 SHW 인터페이스부를 통해 입력되는 TTL 신호 형태의 SHW 수신 데이터를 매 타임 슬롯마다 연속적으로 래치시켜 주는 SHW 수신 데이터 래치부와; THW 수신 데이터를 TTL 신호의 형태로 변환시켜 주거나 역변환시켜 THW 송신 데이터를 THW 버스로 전송하는 THW 인터페이스부와; 상기 THW 인터페이스부를 통해 입력되는 TTL 신호 형태의 THW 수신 데이터를 매 타임 슬롯마다 연속적으로 래치시켜 주는 THW 수신 데이터 래치부와; 상기 SHW 인터페이스부를 통해 입력되는 TTL 신호 형태의 SHW 데이터에 대한 SHW 수신 타임 슬롯을 카운트하여 해당 SHW 수신 타임 슬롯에 대응하는 기록 어드레스를 생성하고 해당 SHW 수신 타임 슬롯마다 제1제어 신호를 생성시켜 주며, 상기 SHW 송신 데이터에 대한 SHW 송신 타임 슬롯을 카운트하여 해당 SHW 송신 타임 슬롯에 대응하는 판독 어드레스를 생성하고 해당 SHW 송신 타임 슬롯마다 제2제어 신호를 생성시켜 주는 상기 제1어드레스/메모리 제어 신호 발생부와; 상기 THW 인터페이스부를 통해 입력되는 TTL 신호 형태의 THW 데이터에 대한 THW 수신 타임 슬롯을 카운트하여 해당 THW 수신 타임 슬롯에 대응하는 기록 어드레스를 생성하고 해당 THW 수신 타임 슬롯마다 제1제어 신호를 생성시켜 주며, 상기 THW 송신 데이터에 대한 THW 송신 타임 슬롯을 카운트하여 해당 THW 송신 타임 슬롯에 대응하는 판독 어드레스를 생성하고 해당 THW 송신 타임 슬롯마다 제2제어 신호를 생성시켜 주는 제2어드레스/메모리 제어 신호 발생부와; 상기 제1어드레스/메모리 제어 신호 발생부의 기록 어드레스 및 제1제어 신호에 따라 상기 SHW 수신데이터 래치부에서 래치된 데이터를 저장하거나 상기 제2어드레스/메모리 제어 신호 발생부의 판독 어드레스 및 제2제어 신호에 따라 상기 THW 송신 데이터를 상기 THW 인터페이스부로 출력하는 제1DPRAM과; 상기 제2어드레스/메모리 제어 신호 발생부의 기록 어드레스 및 제1제어 신호에 따라 상기 THW 수신 데이터 래치부에서 래치된 데이터를 저장하거나 상기 제1어드레스/메모리 제어 신호 발생부의 판독 어드레스 및 제2제어 신호에 따라 상기 SHW 송신 데이터를 상기 SHW 인터페이스부로 전송하는 제2DPRAM을 포함하여 이루어진 것을 특징으로 한다.

여기서, 상기 SHW 데이터 또는 THW 데이터는 각각의 데이터 전송 기준 클록, 프레임의 시작 시점, 프레임 내의 타임 슬롯을 구분하도록 해 주는 프레임 싱크, 시리얼 송신 데이터 및 수신 데이터를 포함하는 것을 특징으로 한다. 또한, 상기 제1어드레스/메모리 제어 신호 발생부는 상기 SHW 수신 타임 슬롯이 경과하기 전에 각 SHW 수신 타임 슬롯마다 어드레스 및 타임 슬롯 데이터를 생성해 상기 제1DPRAM에 반복적으로 기록시켜 주며, 상기 SHW 송신 타임 슬롯 동안에 상기 제2DPRAM에 저장된 SHW 송신 데이터를 판독한 후에 다음의 SHW 송신 타임 슬롯에 SHW 데이터 전송 기준 속도 클록에 맞추어 상기 SHW 인터페이스부를 통해 SHW 버스로 전송하도록 제어해 주는 것을 특징으로 한다. 또한, 상기 제2어드레스/메모리 제어 신호 발생부는 상기 THW 수신 타임 슬롯이 경과하기 전에 각 THW 수신 타임 슬롯마다 어드레스 및 타임 슬롯 데이터를 생성해 상기 제2DPRAM에 반복적으로 기록시켜 주며, 상기 THW 송신 타임 슬롯 동안에 상기 제1DPRAM에 저장된 THW 송신 데이터를 판독한 후에 다음의 THW 송신 타임 슬롯에 THW 데이터 전송 기준 속도 클록에 맞추어상기 THW 인터페이스부를 통해 THW 버스로 전송하도록 제어해 주는 것을 특징으로 한다. 이하, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.

본 발명의 실시 예에 따른 전자 교환기에서 데이터 전송 속도 변환 장치는 서로 다른 전송 속도를 가지고 상호 동기가 맞지 않는 데이터 사이에서 데이터 전송 속도의 증가 또는 감소를 시키는 장치로, 크게 상이 신호(Differential Signal)인 SHW 데이터 또는 THW 데이터를 TTL(Transistor transistor Logic Circuit) 신호로 변환해 주거나 해당 TTL 신호를 해당 상이 신호로 변환해 주는 드라이버(Driver)/수신 디바이스(Receiver Device)로 구성된 SHW 및 THW 인터페이스 부분과, 해당 TTL 신호로 변환된 SHW 데이터 또는 THW 데이터를 입력받아 상호간의 데이터 전송 속도를 변환해 TTL 신호로 출력해 주는 FPGA(Field Programmable Gate Array) 디바이스와 내부에 DPRAM으로 구성된 전송 속도 변환 부분의 두 부분으로 나눌 수 있다. 여기서, 해당 SHW 및 THW 인터페이스 부분에서는 4(Mbps)의 전송 속도를 가지는 SHW 버스와 정합하는 SHW 인터페이스 부분과 16(Mbps)의 전송 속도를 가지는 THW 버스와 정합하는 THW 인터페이스 부분이 있으며, 해당 전송 속도 변환 부분이 SHW 인터페이스 부분과 THW 인터페이스 부분 사이에서 상호간의 데이터 전송 속도를 변환시켜 준다.

그러면, 그의 상세한 구성은 도 2에 도시된 바와 같이, SHW 인터페이스부(21)와, SHW 수신 데이터 래치부(22)와, 제1어드레스/메모리 제어 신호 발생부(23)와, 제1DPRAM(24)과, THW 인터페이스부(25)와, 제2어드레스/메모리 제어 신호 발생부(26)와, THW 수신 데이터 래치부(27)와, 제2DPRAM(28)을 포함하여 이루어진다. 여기서, 해당 SHW 인터페이스부(21)로 입력되는 데이터는 8.192(MHz) 클록(Clock)에 동기된 4(Mbps)의 데이터 전송 속도를 가지는 SHW 데이터이며, 해당 THW 인터페이스부(25)로 입력되는 데이터는 16.384(MHz) 클록에 동기된 16(Mbps)의 데이터 전송 속도를 가지는 THW 데이터이다. 또한, 해당 SHW 버스 또는 THW 버스를 통해서 입력되는 데이터는 도 3에 도시된 바와 같이, 각각의 데이터 전송 기준 클록, 프레임(Frame)의 시작 시점, 프레임 내의 타임 슬롯(Time Slot)을 구분하도록 해 주는 프레임 싱크, 시리얼(Serial) 송신 데이터(TX) 및 수신 데이터(RX)로 이루어진다.

상기 SHW 인터페이스부(21)는 상이 신호의 형태로 입력되는 SHW 수신 데이터를 TTL 신호의 형태로 변환시켜 주거나 상기 제2DPRAM(28)로부터 TTL 신호 형태의 SHW 데이터를 판독해 SHW 송신 데이터로 변환시켜 SHW 버스로 출력해 준다.

상기 SHW 수신 데이터 래치부(22)는 상기 SHW 인터페이스부(21)를 통해 입력되는 TTL 신호 형태의 SHW 데이터를 매 타임 슬롯마다 연속적으로 래치시켜 상기 제1DPRAM(24)에 기록할 데이터로 생성시켜 준다.

상기 제1어드레스/메모리 제어 신호 발생부(23)는 상기 SHW 인터페이스부(21)를 통해 입력되는 TTL 신호 형태의 SHW 데이터에 대한 SHW 수신 타임 슬롯을 카운트하여 해당 SHW 수신 타임 슬롯에 대응하는 DPRAM 기록 어드레스를 생성하고 해당 SHW 수신 타임 슬롯마다 제1제어 신호(CS1)를 생성시켜 주며, 상기 제2DPRAM(28)에 저장된 SHW 데이터에 대한 SHW 송신 타임 슬롯을 카운트하여 상기 제2DPRAM(28)에서 판독할 DPRAM 판독 어드레스를 생성하고 제2제어 신호(CS2)를 생성시켜 해당 SHW 송신 타임 슬롯 동안에 상기 제2DPRAM(28)의 SHW 데이터를 판독한 후에 다음의 SHW 송신 타임 슬롯에 SHW 데이터 전송 기준 속도 클록에 맞추어서 상기 SHW 인터페이스부(21)로 전송해 준다.

상기 제1DPRAM(24)은 상기 제1어드레스/메모리 제어 신호 발생부(23)로부터 인가되는 DPRAM 기록 어드레스 및 제1제어 신호(CS1)에 따라 상기 SHW 수신 데이터 래치부(22)에서 생성된 데이터를 TTL 신호 형태의 THW 데이터로 저장하며, 상기 제2어드레스/메모리 제어 신호 발생부(26)로부터 인가되는 DPRAM 판독 어드레스 및 제2제어 신호(CS2)에 따라 해당 저장된 THW 데이터를 상기 THW 인터페이스부(25)로 출력한다.

상기 THW 인터페이스부(25)는 상이 신호의 형태로 입력되는 THW 수신 데이터를 TTL 신호의 형태로 변환시켜 주거나 상기 제1DPRAM(24)로부터 TTL 신호 형태의 THW 데이터를 판독해 THW 송신 데이터로 변환시켜 THW 버스로 출력해 준다.

상기 제2어드레스/메모리 제어 신호 발생부(26)는 상기 THW 인터페이스부(25)를 통해 입력되는 TTL 신호 형태의 THW 데이터에 대한 THW 수신 타임 슬롯을 카운트하여 해당 THW 수신 타임 슬롯에 대응하는 DPRAM 기록 어드레스를 생성하고 해당 THW 수신 타임 슬롯마다 제1제어 신호(CS1)를 생성시켜 주며, 상기 제1DPRAM(24)에 저장된 THW 데이터에 대한 THW 송신 타임 슬롯을 카운트하여 상기 제1DPRAM(24)에서 판독할 DPRAM 판독 어드레스를 생성하고 제2제어 신호(CS2)를생성시켜 해당 THW 송신 타임 슬롯 동안에 상기 제1DPRAM(24)의 THW 데이터를 판독한 후에 다음의 THW 송신 타임 슬롯에 THW 데이터 전송 기준 속도 클록에 맞추어서 상기 THW 인터페이스부(25)로 전송해 준다.

상기 THW 수신 데이터 래치부(27)는 상기 THW 인터페이스부(25)를 통해 입력되는 TTL 신호 형태의 THW 데이터를 매 타임 슬롯마다 연속적으로 래치시켜 상기 제2DPRAM(28)에 기록할 데이터로 생성시켜 준다.

상기 제2DPRAM(28)은 상기 제2어드레스/메모리 제어 신호 발생부(26)로부터 인가되는 DPRAM 기록 어드레스 및 제1제어 신호(CS1)에 따라 상기 THW 수신 데이터 래치부(27)에서 생성된 데이터를 TTL 신호 형태의 SHW 데이터로 저장하며, 상기 제1어드레스/메모리 제어 신호 발생부(23)로부터 인가되는 DPRAM 판독 어드레스 및 제2제어 신호(CS2)에 따라 해당 저장된 SHW 데이터를 상기 SHW 인터페이스부(21)로 출력한다.

본 발명의 실시 예에 따른 전자 교환기에서 데이터 전송 속도 변환 장치의 동작을 설명하면 다음과 같다.

본 발명의 실시 예에 따른 전자 교환기에서 데이터 전송 속도 변환 장치는 4(Mbps)의 SHW 버스와 16(Mbps)의 THW 버스 사이에서 데이터 전송 속도의 상호 변환을 수행하게 되는데, 해당 데이터 전송은 해당 SHW 버스 상의 수신 데이터를 해당 THW 버스 상의 송신 데이터로 전송 속도를 증가시키는 동작과 해당 THW 버스 상의 수신 데이터를 해당 SHW 버스 상의 송신 데이터로 전송 속도를 감소시키는 동작으로 이루어진다.

다시 말해서, 상기 SHW 버스와 THW 버스 사이의 데이터가 각각 독립된 SHW 인터페이스부(21)와 THW 인터페이스부(25)를 통해 입력되므로 해당 SHW 인터페이스부(21)와 THW 인터페이스부(25) 사이에는 전송 기준 클록 및 프레임의 시작을 알리는 프레임 싱크가 서로 동기되지 않으며, 따라서 상기 SHW 버스와 THW 버스 사이에서 데이터의 전송 속도 변환을 위해서는 각각의 프레임 싱크를 기준으로 상기 SHW 버스와 THW 버스 사이의 데이터에 대한 동기를 일치시켜 각각의 프레임을 기준으로 송수신 데이터의 순서가 어긋나지 않도록 해야 한다.

그러면, 도 2의 구성 도를 참고하여 상기 동작을 보다 상세히 살펴보면, 상기 SHW 인터페이스부(21) 또는 THW 인터페이스부(25)에서는 상이 신호의 형태로 입출력되는 SHW 데이터 또는 THW 데이터를 TTL 신호의 형태로 변환시켜 주며, 전송 속도 변환 부분에서는 상기 SHW 인터페이스부(21) 또는 THW 인터페이스부(25)를 통해 송수신되는 데이터를 수신받아 4(Mbps)의 SHW 데이터 전송 속도 또는 16(Mbps)의 THW 데이터 전송 속도에 알맞게 변환시켜 상기 SHW 인터페이스부(21) 또는 THW 인터페이스부(25)를 통해 SHW 버스 또는 THW 버스로 전송해 준다. 또한, 이때 전송 속도 변환 부분의 내부에 DPRAM(24, 28)이 구비되어 있는데, 어드레스/메모리 제어 신호 발생부(23, 26)의 제어에 의해 해당 DPRAM(24, 28)에 데이터를 기록하거나 판독되어지며, SHW 수신 데이터 래치부(22) 또는 THW 수신 데이터 래치부(27)의 제어에 의해 상기 SHW 인터페이스부(21) 또는 THW 인터페이스부(25)를 통해 시리얼로 입력되는 데이터를 해당 DPRAM(24, 28)으로 래치시켜 준다.

첫 번째로 4(Mbps)의 SHW 데이터를 16(Mbps)의 THW 데이터로 변환하는 경우, 상기 SHW 수신 데이터 래치부(22)에서는 상기 SHW 인터페이스부(21)를 통해 입력되는 TTL 신호 형태의 SHW 데이터를 한 타임 슬롯을 기준으로 각각의 타임 슬롯마다 연속적으로 래치시켜 상기 제1DPRAM(24)에 기록할 입력 데이터를 생성시켜 준다.

이와 동시에, 제1어드레스/메모리 제어 신호 발생부(23)에서는 상기 SHW 인터페이스부(21)를 통해 입력되는 TTL 신호 형태의 SHW 데이터에 대한 SHW 수신 타임 슬롯을 카운트하여 해당 타임 슬롯에 해당하는 DPRAM 어드레스를 생성하며, 매 타임 슬롯마다 상기 제1DPRAM(24)에 상기 SHW 데이터를 기록하기 위한 제1제어 신호(CS1)를 생성시켜 해당 SHW 수신 타임 슬롯이 경과하기 전에 해당 타임 슬롯 데이터를 상기 제1DPRAM(24)에 저장시켜 주도록 한다.

이에, 상기 동작을 SHW 데이터 수신의 각각 타임 슬롯마다 어드레스 및 데이터를 생성해서 상기 제1DPRAM(24)에 반복적으로 기록해 줌으로써, THW 버스 측으로 송신할 TTL 형태의 THW 데이터로 저장하게 된다.

한편, 제2어드레스/메모리 제어 신호 발생부(26)에서는 상기 제1어드레스/메모리 제어 신호 발생부(23)의 동작과 유사하게 상기 제1DPRAM(24)에 저장된 THW 데이터에 대한 THW 송신 타임 슬롯을 카운트하여 상기 제1DPRAM(24)에서 판독할 DPRAM 어드레스를 생성하며, 해당 생성된 DPRAM 어드레스에 해당하는 데이터를 판독하기 위한 제2제어 신호(CS2)를 생성시켜 해당 THW 송신 타임 슬롯 동안에 상기 제1DPRAM(24)의 THW 데이터를 판독한 후에 다음의 THW 송신 타임 슬롯에 THW 데이터 전송 기준 속도 클록에 맞추어서 상기 THW 인터페이스부(25)를 통해 THW 버스로 전송해 주도록 한다. 이때, 해당 THW 데이터의 송신은 매 THW 송신 타임 슬롯 동안에 반복하게 된다.

이와 같이, 상기 SHW 수신 데이터가 상기 제1DPRAM(24)을 기준으로 매 SHW 수신 타임 슬롯마다 상기 제1DPRAM(24)에 기록되어지며, 상기 THW 송신 데이터는 매 THW 송신 타임 슬롯마다 판독되어져 THW 데이터 전송 속도에 알맞게 전송되어지게 된다.

따라서, 4(Mpbs)의 SHW 수신 데이터를 16(Mpbs)의 THW 송신 데이터로 전송 속도를 변환시켜 주게 되며, SHW 데이터 수신 또는 THW 데이터 송신의 프레임 싱크 신호를 기준으로 상기 제1DPRAM(24)을 기록하고 판독하는 어드레스를 생성하게 되며, 하나의 프레임을 기준으로 반복적으로 이루어지기 때문에 전송 속도의 동기가 일치하지 않는 데이터의 전송 속도를 변환할 수 있게 된다.

두 번째로 16(Mbps)의 THW 데이터를 4(Mbps)의 SHW 데이터로 변환하는 경우, 상기 THW 수신 데이터 래치부(27)에서는 상기 THW 인터페이스부(25)를 통해 입력되는 TTL 신호 형태의 THW 데이터를 한 타임 슬롯을 기준으로 각각의 타임 슬롯마다 연속적으로 래치시켜 상기 제2DPRAM(28)에 기록할 입력 데이터를 생성시켜 준다.

이와 동시에, 제2어드레스/메모리 제어 신호 발생부(26)에서는 상기 THW 인터페이스부(25)를 통해 입력되는 TTL 신호 형태의 THW 데이터에 대한 THW 수신 타임 슬롯을 카운트하여 해당 타임 슬롯에 해당하는 DPRAM 어드레스를 생성하며, 매 타임 슬롯마다 상기 제2DPRAM(28)에 상기 THW 데이터를 기록하기 위한 제1제어 신호(CS1)를 생성시켜 해당 THW 수신 타임 슬롯이 경과하기 전에 해당 타임 슬롯 데이터를 상기 제2DPRAM(28)에 저장시켜 주도록 한다.

이에, 상기 동작을 THW 데이터 수신의 각각 타임 슬롯마다 어드레스 및 데이터를 생성해서 상기 제2DPRAM(28)에 반복적으로 기록해 줌으로써, SHW 버스 측으로 송신할 TTL 형태의 SHW 데이터로 저장하게 된다.

한편, 상기 제1어드레스/메모리 제어 신호 발생부(23)에서는 상기 제2DPRAM(28)에 저장된 SHW 데이터에 대한 SHW 송신 타임 슬롯을 카운트하여 상기 제2DPRAM(28)에서 판독할 DPRAM 어드레스를 생성하며, 해당 생성된 DPRAM 어드레스에 해당하는 데이터를 판독하기 위한 제2제어 신호(CS2)를 생성시켜 해당 SHW 송신 타임 슬롯 동안에 상기 제2DPRAM(28)의 SHW 데이터를 판독한 후에 다음의 SHW 송신 타임 슬롯에 SHW 데이터 전송 기준 속도 클록에 맞추어서 상기 SHW 인터페이스부(21)를 통해 SHW 버스로 전송해 주도록 한다. 이때, 해당 SHW 데이터의 송신은 매 SHW 송신 타임 슬롯 동안에 반복하게 된다.

이와 같이, 상기 THW 수신 데이터가 상기 제2DPRAM(28)을 기준으로 매 THW 수신 타임 슬롯마다 상기 제2DPRAM(28)에 기록되어지며, 상기 SHW 송신 데이터는 매 SHW 송신 타임 슬롯마다 판독되어져 SHW 데이터 전송 속도에 알맞게 전송되어지게 된다.

따라서, 16(Mpbs)의 THW 수신 데이터를 8(Mpbs)의 SHW 송신 데이터로 전송속도를 변환시켜 주게 되며, THW 데이터 수신 또는 SHW 데이터 송신의 프레임 싱크 신호를 기준으로 상기 제2DPRAM(28)을 기록하고 판독하는 어드레스를 생성하게 되며, 하나의 프레임을 기준으로 반복적으로 이루어지기 때문에 전송 속도의 동기가 일치하지 않는 데이터의 전송 속도를 변환할 수 있게 된다.

상술한 바와 같이, 전송 속도 변환 부분의 구현을 디바이스 내부에 DPRAM의 메모리를 포함하고 있는 FPGA 디바이스를 이용하여 구현해 줌으로써, 외부에 별도의 DPRAM을 두지 않고도 구현할 수 있다.

이상과 같이, 본 발명에 의해 동기가 맞지 않는 서로 상이한 데이터 전송 속도를 가지는 데이터 사이에서 DPRAM을 이용해 구현함으로써, 전송 속도 변환 회로 및 장치의 구성을 단순화시킬 수 있을 뿐만 아니라 전송 속도 변환 중에 발생할 수 있는 데이터의 유실 가능성을 없앨 수 있다.

Claims

SHW 수신 데이터를 TTL 신호의 형태로 변환시켜 주거나 역변환시켜 SHW 송신 데이터를 SHW 버스로 전송하는 SHW 인터페이스부와;

상기 SHW 인터페이스부를 통해 입력되는 TTL 신호 형태의 SHW 수신 데이터를 매 타임 슬롯마다 연속적으로 래치시켜 주는 SHW 수신 데이터 래치부와;

THW 수신 데이터를 TTL 신호의 형태로 변환시켜 주거나 역변환시켜 THW 송신 데이터를 THW 버스로 전송하는 THW 인터페이스부와;

상기 THW 인터페이스부를 통해 입력되는 TTL 신호 형태의 THW 수신 데이터를 매 타임 슬롯마다 연속적으로 래치시켜 주는 THW 수신 데이터 래치부와;

상기 SHW 인터페이스부를 통해 입력되는 TTL 신호 형태의 SHW 데이터에 대한 SHW 수신 타임 슬롯을 카운트하여 해당 SHW 수신 타임 슬롯에 대응하는 기록 어드레스를 생성하고 해당 SHW 수신 타임 슬롯마다 제1제어 신호를 생성시켜 주며, 상기 SHW 송신 데이터에 대한 SHW 송신 타임 슬롯을 카운트하여 해당 SHW 송신 타임 슬롯에 대응하는 판독 어드레스를 생성하고 해당 SHW 송신 타임 슬롯마다 제2제어 신호를 생성시켜 주는 상기 제1어드레스/메모리 제어 신호 발생부와;

상기 THW 인터페이스부를 통해 입력되는 TTL 신호 형태의 THW 데이터에 대한 THW 수신 타임 슬롯을 카운트하여 해당 THW 수신 타임 슬롯에 대응하는 기록 어드레스를 생성하고 해당 THW 수신 타임 슬롯마다 제1제어 신호를 생성시켜 주며, 상기 THW 송신 데이터에 대한 THW 송신 타임 슬롯을 카운트하여 해당 THW 송신 타임슬롯에 대응하는 판독 어드레스를 생성하고 해당 THW 송신 타임 슬롯마다 제2제어 신호를 생성시켜 주는 제2어드레스/메모리 제어 신호 발생부와;

상기 제1어드레스/메모리 제어 신호 발생부의 기록 어드레스 및 제1제어 신호에 따라 상기 SHW 수신 데이터 래치부에서 래치된 데이터를 저장하거나 상기 제2어드레스/메모리 제어 신호 발생부의 판독 어드레스 및 제2제어 신호에 따라 상기 THW 송신 데이터를 상기 THW 인터페이스부로 출력하는 제1DPRAM과;

상기 제2어드레스/메모리 제어 신호 발생부의 기록 어드레스 및 제1제어 신호에 따라 상기 THW 수신 데이터 래치부에서 래치된 데이터를 저장하거나 상기 제1어드레스/메모리 제어 신호 발생부의 판독 어드레스 및 제2제어 신호에 따라 상기 SHW 송신 데이터를 상기 SHW 인터페이스부로 전송하는 제2DPRAM을 포함하여 이루어진 것을 특징으로 하는 전자 교환기에서 데이터 전송 속도 변환 장치.
제1항에 있어서,

상기 SHW 데이터 또는 THW 데이터는 각각의 데이터 전송 기준 클록, 프레임의 시작 시점, 프레임 내의 타임 슬롯을 구분하도록 해 주는 프레임 싱크, 시리얼 송신 데이터 및 수신 데이터를 포함하는 것을 특징으로 하는 전자 교환기에서 데이터 전송 속도 변환 장치.
제1항에 있어서,

상기 제1어드레스/메모리 제어 신호 발생부는 상기 SHW 수신 타임 슬롯이 경과하기 전에 각 SHW 수신 타임 슬롯마다 어드레스 및 타임 슬롯 데이터를 생성해 상기 제1DPRAM에 반복적으로 기록시켜 주며, 상기 SHW 송신 타임 슬롯 동안에 상기 제2DPRAM에 저장된 SHW 송신 데이터를 판독한 후에 다음의 SHW 송신 타임 슬롯에 SHW 데이터 전송 기준 속도 클록에 맞추어 상기 SHW 인터페이스부를 통해 SHW 버스로 전송하도록 제어해 주는 것을 특징으로 하는 전자 교환기에서 데이터 전송 속도 변환 장치.
제1항에 있어서,

상기 제2어드레스/메모리 제어 신호 발생부는 상기 THW 수신 타임 슬롯이 경과하기 전에 각 THW 수신 타임 슬롯마다 어드레스 및 타임 슬롯 데이터를 생성해 상기 제2DPRAM에 반복적으로 기록시켜 주며, 상기 THW 송신 타임 슬롯 동안에 상기 제1DPRAM에 저장된 THW 송신 데이터를 판독한 후에 다음의 THW 송신 타임 슬롯에 THW 데이터 전송 기준 속도 클록에 맞추어 상기 THW 인터페이스부를 통해 THW 버스로 전송하도록 제어해 주는 것을 특징으로 하는 전자 교환기에서 데이터 전송 속도 변환 장치.