KR100430652B1 - 전송 속도 변환 장치 - Google Patents

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KR100430652B1
KR100430652B1 KR10-2001-0067011A KR20010067011A KR100430652B1 KR 100430652 B1 KR100430652 B1 KR 100430652B1 KR 20010067011 A KR20010067011 A KR 20010067011A KR 100430652 B1 KR100430652 B1 KR 100430652B1
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박성준
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엘지전자 주식회사
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    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0002—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission rate

Abstract

본 발명은 적은 DPRAM(Dual Port Random Access Memory)을 사용하여 데이터의 전송 속도를 변환시킬 수 있도록 하는 전송 속도 변환 장치에 관한 것이다.
종래에는 전송 속도 변환 장치 구성시에 DPRAM을 데이터 인입부에 1개, 반향 소거부를 거친 데이터 출력부에 1개, 모두 2개의 DPRAM이 필요하게 되어, 제어 신호 수를 증가시키고, 사용하는 FPGA(Field Programmable Gate Array) 내의 논리 소자를 많이 필요로 하게 되며, 원가를 상승시키는 문제점이 있다.
본 발명은, 서브 하이웨이를 통해 들어온 제1전송 속도의 데이터를 DPRAM에 저장하고, 선로의 반향을 제거하기 위해 DPRAM에 저장된 데이터를 반향 소거부로 보내고, 반향 소거부를 통해 나온 데이터를 다시 DPRAM에 저장한 후, 데이터를 제2전송 속도로 변환하여 가입자 회로 측으로 송신함으로써, 기존에 비해 DPRAM의 사용율을 절반으로 줄일 수 있게 된다.

Description

전송 속도 변환 장치{Transmission Speed Translating Equipment}
본 발명은 전송 속도 변환 장치에 관한 것으로서, 특히 적은 DPRAM(Dual Port Random Access Memory)을 사용하여 데이터의 전송 속도를 변환시킬 수 있도록 하는 전송 속도 변환 장치에 관한 것이다.
일반적으로 전송 속도 변환 장치라 함은 제1전송 속도로 수신받은 데이터의 전송 속도를 변환하여 제2전송 속도로 송신하는 장치로, 단방향 선로를 기준으로 했을 때, 종래에는 도 1에 도시하는 바와 같이, 제어 신호 발생부(10)와, 제1전송 속도 데이터 수신부(20)와, 제1DPRAM(30)과, 제1데이터 변환부(40)와, 반향 소거부(50)와, 제2데이터 변환부(60)와, 제2DPRAM(70)과, 제2전송 속도 데이터 송신부(80)를 구비하여 이루어진다.
이와 같은 구성에 있어서, 제어 신호 발생부(10)는 서브 하이웨이를 통해 공급되는 제1클럭 신호 및 제1프레임 동기 신호를 이용하여 생성한 제1기준 카운터에 의거하여 제1전송 속도 데이터 수신부(20)와, 제1DPRAM(30)과, 제1데이터 변환부(40)와, 제2데이터 변환부(60)와, 제2DPRAM(70)으로 제1제어 신호(클럭 신호, 어드레스 신호, 인에이블 신호, 쓰기 인에이블 신호)를 인가하고, 가입자 회로측으로부터 공급되는 제2클럭 신호 및 제2프레임 동기 신호를 이용하여 생성한 제2기준 카운터에 의거하여 제2전송 속도 데이터 송신부(80)로 제2제어 신호를 인가한다.
제1전송 속도 데이터 수신부(20)는 제어 신호 발생부(10)로부터 인가받은 제1제어 신호에 의거하여 TSLU로부터 서브하이웨이(SHW_TX)를 통해 공급되는 제1전송 속도의 직렬 데이터를 수신하여 병렬 데이터로 변환한 후 제1DPRAM(30)로 전달한다.
제1DPRAM(30)은 제어 신호 발생부(10)로부터 인가받은 제1제어 신호에 의거하여 제1전송 속도 데이터 수신부(20)로부터 전달받아 저장하고 있는 데이터를 제1데이터 변환부(40)로 전달한다.
제1데이터 변환부(40)는 제1DPRAM(30)으로부터 전달받은 데이터에 포함되어 있는 반향(ECHO)를 소거시키기 위해, 제1DPRAM(30)으로부터 전달받은 병렬 데이터를 직렬 데이터로 변환한 후, 변환된 직렬 데이터를 제어 신호 발생부(10)로부터 인가받은 제1제어 신호에 의거하여 외부 디바이스로 구현되어 있는 반향 소거부(50)로 전송한다.
반향 소거부(50)는 착탈식 외부 디바이스로 구현되어 제1데이터 변환부(40)로부터 전송받은 데이터에 포함되어 있는 반향을 소거시킨 후, 반향이 소거된 데이터를 제2데이터 변환부(60)로 전송한다.
제2데이터 변환부(60)는 반향 소거부(50)로부터 전송받은 데이터를 병렬 데이터로 변환한 후, 변환된 병렬 데이터를 제어 신호 발생부(10)로부터 인가받은 제1제어 신호에 의거하여 제2DPRAM(70)으로 전달한다.
제2DPRAM(70)은 제2데이터 변환부(60)로부터 전달받은 데이터를 제어 신호 발생부(10)로부터 인가받은 제1제어 신호에 의거하여 제2전송 속도 데이터 송신부(80)로 전달한다.
제2전송 속도 데이터 송신부(80)는 제2데이터 변환부(60)로부터 전달받은 데이터를 제어 신호 발생부(10)로부터 인가받은 제2제어 신호에 의거하여 가입자 회로 측으로 전송한다.
전술한, 제1DPRAM(30)과 제2DPRAM(70)은 데이터를 2프레임 저장할 수 있는 크기의 용량으로 구성되며, 구조적으로 크게 A 파트와, B 파트로 나누어지는 데, A 파트와 B 파트는 각각 입력 포트(DIA)와 출력 포트(DOB)를 구비한다.
이상에서 살펴본 바와 같이, 선로의 반향을 소거시키기 위한 반향 소거부(50)를 외부 착탈식으로 연결할 경우, 종래에는 DPRAM을 데이터 인입부에 1개, 반향 소거부(50)를 거친 데이터 출력부에 1개, 모두 2개의 DPRAM이 필요하게 되어, 제어 신호 수를 증가시키고, 사용하는 FPGA(Field Programmable Gate Array) 내의 논리 소자를 많이 필요로 하게 되며, 원가를 상승시키는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 서브 하이웨이를 통해 들어온 제1전송 속도의 데이터를 DPRAM에 저장하고, 선로의 반향을 제거하기 위해 DPRAM에 저장된 데이터를 반향 소거부로 보내고, 반향 소거부를 통해 나온 데이터를 다시 DPRAM에 저장한 후, 데이터를 제2전송 속도로 변환하여 가입자 회로 측으로 송신함으로써, 기존에 비해 DPRAM의 사용율을 절반으로 줄일 수 있도록 하는 전송 속도 변환 장치를 제공함에 그 목적이 있다.
도 1은 종래 전송 속도 변환 장치의 구성을 보인 도.
도 2는 본 발명에 따른 전송 속도 변환 장치의 구성을 보인 도.
도 3은 본 발명에 따른 전송 속도 변환 장치의 동작에 따른 타이밍도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
110. 제어 신호 발생부, 120. 제1전송 속도 데이터 수신부,
130. DPRAM, 140. 외부 디바이스 정합부,
150. 반향 소거부, 160. 제2전송 속도 데이터 송신부
전술한 목적을 달성하기 위한 본 발명의 특징은, 데이터의 전송 속도를 변환하는 전송 속도 변환 장치에 있어서, 일측 전송로를 통해 공급받은 제1클럭 및 제1프레임 동기 신호를 이용하여 제1제어 신호를 생성하고, 타측 전송로로부터 공급받은 제2클럭 및 제2프레임 동기 신호를 이용하여 제2제어 신호를 생성하는 제어 신호 발생부와; 상기 일측 전송로로부터 수신받은 데이터와 반향을 소거하는 반향 소거부로부터 수신받은 데이터를 상기 제1제어 신호에 따라 송출하는 제1전송 속도 데이터 수신부와; 상기 제1전송 속도 데이터 수신부에서 수신받은 데이터중 상기 일측 전송로로부터 수신받은 데이터는 하위 어드레스 영역에, 상기 반향 소거부로부터 수신받은 데이터는 상위 어드레스 영역에 상기 제1제어 신호에 따라 저장하는 DPRAM과; 상기 DPRAM의 하위 어드레스 영역에 저장되어 있는 데이터를 전달받아 직렬 데이터로 변환하여 상기 반향 소거부로 전송하는 외부 디바이스 정합부와; 상기 DPRAM의 상위 어드레스 영역에 저장되어 있는 데이터를 전달받아 상기 제2제어 신호에 따라 제1전송 속도와 다른 제2전송 속도를 갖는 데이터로 변환하여 상기 타측 전송로로 송신하는 제2전송 속도 데이터 송신부를 구비하는데 있다.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 전송 속도 변환 장치에 대해서 상세하게 설명한다.
도 2는 본 발명에 따른 전송 속도 변환 장치의 구성을 보인 도로, 제어 신호 발생부(110)와, 제1전송 속도 데이터 수신부(120)와, DPRAM(130)과, 외부 디바이스정합부(140)와, 반향 소거부(150)와, 제2전송 속도 데이터 송신부(160)를 구비하여 이루어진다.
이와 같은 구성에 있어서, 제어 신호 발생부(110)는 서브 하이웨이를 통해 제1전송 속도의 데이터와 제1클럭 그리고 제1프레임 동기 신호가 들어오면, 제1클럭과 제1프레임 동기 신호를 이용하여 제1기준 카운터를 생성하고, 제1기준 카운터에 의거하여 제1전송 속도 데이터 수신부(120)와, DPRAM(130)의 A 파트로 제1제어 신호(클럭 신호, 어드레스 신호, 인에이블 신호, 쓰기 인에이블 신호)를 인가하고, 가입자 회로측으로부터 공급받은 제2클럭 신호 및 제2프레임 신호를 이용하여 제2기준 카운터를 생성하고, 제2기준 카운터에 의거하여 DPRAM(130)의 B 파트와, 제2전송 속도 데이터 송신부(160)로 제2제어 신호를 인가한다.
제1전송 속도 데이터 수신부(120)는 4개의 서브 하이웨이에서 들어온 32비트의 직렬 데이터를 DPRAM(130)의 입력 버스 크기에 맞는 병렬 데이터로 변환한 후, 변환된 병렬 데이터를 제어 신호 발생부(110)로부터 인가받은 제1제어 신호에 의거하여 A 파트의 데이터 입력 포트(DIA)를 통해 DPRAM(130)으로 전달한다. 그리고, 반향 소거부(150)로부터 전송받은 32비트의 직렬 데이터를 병렬 데이터로 변환한 후, 변환된 병렬 데이터를 제어 신호 발생부(110)로부터 인가받은 제1제어 신호에 의거하여 A 파트의 데이터 입력 포트(DIA)를 통해 DPRAM(130)으로 전달한다.
여기서, 한 개의 타임 슬롯 동안에 하나의 채널에서 8비트의 데이터가 수신되므로, 한 개의 타임 슬롯 동안에 모두 32비트의 크기를 가지는 데이터가 제1전송 속도 데이터 수신부(120)에 수신된다. 따라서, DPRAM(130)의 입출력 버스가 16비트라고 가정했을 때, 제어 신호 발생부(110)는 제1전송 속도 데이터 수신부(120)가 16비트의 입출력 버스를 갖는 DPRAM(130)에 32비트의 데이터를 저장할 수 있도록 어드레스를 두번 인가한다.
DPRAM(130)은 2프레임 용량의 데이터를 저장할 수 있는 크기의 용량으로 구성되어 지며, 구조적으로 A 파트와 B 파트로 나누어지고, A 파트와 B 파트는 각각 입출력 포트를 가지고 있다. 그리고, DPRAM(130)은 개념적으로 2프레임 용량의 어드레스 영역을 하위 어드레스 영역(000~127)과 상위 어드레스 영역(128~255)으로 나뉘어, 제어 신호 발생부(110)로부터 인가받은 어드레스 신호에 의거하여 제1전송 속도 데이터 수신부(120)를 통해 전달받은 데이터 중에서 서브 하이웨이를 통해 들어온 데이터를 하위 어드레스 영역에 저장하고, 반향 소거부(150)로부터 전송받은 데이터를 상위 어드레스 영역에 저장한다.
즉, DPRAM(130)은 A 파트의 데이터 입력 포트(DIA)를 통해 제1전송 속도 데이터 수신부(120)로부터 전달받은 데이터(서브 하이웨이를 통해 들어온 데이터)를 제어 신호 발생부(110)로부터 인가받은 어드레스 신호(어드레스_A), 인에이블 신호(ENA), 쓰기 인에이블 신호(WEA)에 의거하여 두 번의 쓰기 과정을 통해 하위 어드레스 영역에 저장하고, A 파트의 데이터 입력 포트(DIA)를 통해 제1전송 속도 데이터 수신부(120)로부터 전달받은 데이터(반향 소거부로부터 전송받은 데이터)를 제어 신호 발생부(110)로부터 인가받은 어드레스 신호(어드레스_A), 인에이블 신호(ENA), 쓰기 인에이블 신호(WEA)에 의거하여 두 번의 쓰기 과정을 통해 상위 어드레스 영역에 저장한다. 그리고, 제어 신호 발생부(110)로부터 인가받은 어드레스 신호(어드레스_A), 인에이블 신호(ENA), 쓰기 인에이블 신호(WEA)에 의거하여 두 번의 읽기 과정을 통해 A 파트 출력 포트(DOA)를 통해 이전 프레임동안 하위 어드레스 영역에 저장된 데이터를 외부 디바이스 정합부(140)로 전달하고, 제어 신호 발생부(110)로부터 인가받은 어드레스 신호(어드레스_B), 인에이블 신호(ENB), 쓰기 인에이블 신호(WEB)에 의거하여 두 번의 읽기 과정을 통해 B 파트의 데이터 출력 포트(DOB)를 통해 상위 어드레스 영역에 저장된 데이터를 제2전송 속도 데이터 송신부(160)로 전달한다.
외부 디바이스 정합부(140)는 A 파트의 데이터 출력 포트(DOA)를 통해 DPRAM(130)으로부터 전달받은 병렬 데이터를 직렬 데이터로 변환하여 외부 디바이스 형태로 구현되어 있는 반향 소거부(150)로 전송한다.
반향 소거부(150)는 외부 디바이스 정합부(140)로부터 전송받은 데이터에 포함되어 있는 반향을 소거시키고, 반향이 소거된 데이터를 제1전송 속도 데이터 수신부(120)로 전송한다.
제2전송 속도 데이터 송신부(160)는 B 파트의 데이터 출력 포트(DOB)를 통해 DPRAM(130)으로부터 전달받은 병렬 데이터를 제1전송 속도의 4배 속도를 갖는 직렬 데이터로 변환하여 가입자 회로측으로 송신한다.
도 3은 본 발명에 따른 전송 속도 변환 장치의 동작에 따른 타이밍도로, 제어 신호 발생부(110)는 서브 하이웨이에서 들어온 제1클럭 신호(8MHz)와 동기 신호를 이용하여 생성한 제1기준 카운트에 의거하여 제1전송 속도 데이터 수신부(120)와 DPRAM(130)의 A 파트로 제1제어 신호(클럭 신호, 어드레스 신호, 인에이블 신호, 쓰기 인에이블 신호)를 인가한다.
전술한 바와 같이, 제어 신호 발생부(110)로부터 제1제어 신호를 인가받은 제1전송 속도 데이터 수신부(120)는 한 타임 슬롯 동안에 4개의 채널로부터 각각 8비트의 직렬 데이터를 수신하고, 수신한 직렬 데이터(32비트)를 병렬 데이터로 변환한 후, A 파트의 데이터 입력 포트(DIA)를 통해 DPRAM(130)으로 전달하는 데, DPRAM(130)은 제어 신호 발생부(110)로부터 인가받은 어드레스 신호(어드레스_A), 인에이블 신호(ENA) 및 쓰기 인에이블 신호(WEA)에 의거하여 A 파트의 데이터 입력 포트(DIA)를 통해 제1전송 속도 데이터 수신부(120)로부터 전달받은 데이터를 하위 어드레스 영역에 저장한다.
그리고, 제1전송 속도 데이터 수신부(120)는 반향 소거부(150)로부터 전송받은 32비트의 직렬 데이터를 병렬 데이터로 변환한 후, A 파트의 데이터 입력 포트(DIA)를 통해 DPRAM(130)으로 전달하는 데, DPRAM(130)은 제어 신호 발생부(110)로부터 인가받은 어드레스 신호(어드레스_A), 인에이블 신호(ENA) 및 쓰기 인에이블 신호(WEA)에 의거하여 A 파트의 데이터 입력 포트(DIA)를 통해 제1전송 속도 데이터 수신부(120)로부터 전달받은 데이터를 상위 어드레스 영역에 저장한다.
그리고, DPRAM(130)은 제어 신호 발생부(110)로부터 인가받은 어드레스 신호(어드레스_A), 인에이블 신호(ENA) 및 쓰기 인에이블 신호(WEA)에 의거하여 A 파트의 데이터 출력 포트(DOA)를 통해 이전 프레임동안 하위 어드레스 영역에 저장된 데이터를 읽어 외부 디바이스 정합부(140)로 전달하고, 제어 신호 발생부(110)로부터 인가받은 어드레스 신호(어드레스_B), 인에이블 신호(ENB) 및 쓰기 인에이블 신호(WEB)에 의거하여 B 파트의 데이터 출력 포트(DOB)를 통해 상위 어드레스 영역에 저장된 데이터를 읽어 제2전송 속도 데이터 송신부(160)로 전달한다.
여기서, 제1프레임 동기 신호와 제2프레임 동기 신호가 일치하지 않기 때문에 DPRAM(130)에서 같은 어드레스에서 읽기와 쓰기가 동시에 진행되어 데이터가 충돌되는 현상이 발생할 수 있는 데, 이는 두 개의 서로 다른 프레임 동기 신호와 클럭을 기준으로 카운트하여 충돌이 발생할 수 있는 조건에 이르게 되면 가입자 측으로 출력되는 포트, 즉, B 파트의 데이터 출력 포트(DOB)의 읽기 동작을 몇 카운트 후에 수행하도록 지연하는 방법으로 해결한다.
이하에서는 도 2 및 도 3을 참조하여 본 발명에 따른 전송 속도 변환 장치의 동작에 대해서 설명하기로 한다.
우선, 서브 하이웨이를 통해 제1전송 속도의 데이터와 제1클럭 그리고 제1프레임 동기 신호가 들어오면, 제어 신호 발생부(110)는 서브 하이웨이를 통해 들어온 제1클럭과 제1프레임 동기 신호를 이용하여 제1기준 카운터를 생성하고, 제1전송 속도 데이터 수신부(120)가 서브 하이웨이를 통해 들어온 제1전송 속도의 데이터 중에서 유효한 데이터를 추출하여 타임 슬롯 단위로 DPRAM(130)에 저장할 수 있도록 하기 위해 제1전송 속도 데이터 수신부(120)로 제1제어 신호를 공급한다.
이에 따라, 제1전송 속도 데이터 수신부(120)는 제어 신호 발생부(110)로부터 인가받은 제1제어 신호(어드레스 신호, 읽기 신호, 쓰기 신호)에 의거하여 서브 하이웨이에서 들어온 4개의 직렬 데이터를 DPRAM(130)의 입력 버스 크기에 맞는 병렬 데이터로 변환하여 A 파트의 데이터 입력 포트(DIA)를 통해 DPRAM(130)으로 전달한다.
전술한 바와 같이, A 파트의 데이터 입력 포트(DIA)를 통해 제1전송 속도 데이터 수신부(120)로부터 데이터를 전달받은 DPRAM(130)은 제1전송 속도 데이터 수신부(120)로부터 전달받은 데이터를 제어 신호 발생부(110)로부터 인가받은 어드레스 신호(어드레스_A), 인에이블 신호(ENA) 및 쓰기 인에이블 신호(WEA)에 의한 두 번의 쓰기 과정을 통해 하위 어드레스 영역에 저장한다.
그리고, DPRAM(130)은 데이터에 포함되어 있는 반향을 소거시키기 위해, 이전 프레임동안 하위 어드레스 영역에 저장된 데이터를 제어 신호 발생부(110)로부터 인가받은 어드레스 신호(어드레스_A), 인에이블 신호(ENA) 및 쓰기 인에이블 신호(WEA)에 의한 두 번의 읽기 과정을 통해 읽어들여 A 파트의 데이터 출력 포트(DOA)를 통해 외부 디바이스 정합부(140)로 전달한다.
전술한 바와 같이, A 파트의 데이터 출력 포트(DOA)를 통해 DPRAM(130)으로부터 데이터를 전달받은 외부 디바이스 정합부(140)는 전달받은 데이터를 직렬 데이터로 변환하여 외부 착탈식으로 장착되어 있는 반향 소거부(150)로 전송하고, 외부 디바이스 정합부(140)로부터 데이터를 전송받은 반향 소거부는 전달받은 데이터에 포함되어 있는 반향을 소거한 후, 반향이 소거된 데이터를 제1전송 속도 데이터 수신부(120)로 전송한다.
반향 소거부(150)로부터 데이터를 수신받은 제1전송 속도 데이터 수신부(120)는 반향 소거부(150)로부터 수신받은 데이터를 병렬 데이터로 변환하여A 파트의 데이터 입력 포트(DIA)를 통해 DPRAM(130)으로 전달한다.
그리고, A 파트의 데이터 입력 포트(DIA)를 통해 제1전송 속도 데이터 수신부(120)로부터 데이터를 전달받은 DPRAM(130)은 제1전송 속도 데이터 수신부(120)로부터 전달받은 데이터를 제어 신호 발생부(110)로부터 인가받은 어드레스 신호(어드레스_A), 인에이블 신호(ENA) 및 쓰기 인에이블 신호(WEA)에 의한 두 번의 쓰기 과정을 통해 상위 어드레스 영역에 저장한다.
전술한 바와 같이, DPRAM(130)의 상위 어드레스 영역에 저장된 데이터를 가입자 회로 측으로 전송하기 위해, DPRAM(130)은 상위 어드레스 영역에 저장된 데이터를 제어 신호 발생부(110)로부터 인가받은 어드레스 신호(어드레스_B), 인에이블 신호(ENB) 및 쓰기 인에이블 신호(WEB)에 의한 두 번의 읽기 과정을 통해 읽어들여 B 파트의 데이터 출력 포트(DOB)를 통해 제2전송 속도 데이터 송신부(160)로 전달한다.
이후, B 파트의 데이터 출력 포트(DOB)를 통해 DPRAM(130)으로부터 데이터를 전달받은 제2전송 속도 데이터 송신부(160)는 DPRAM(130)으로부터 전달받은 데이터를 제1전송 속도의 4배 속도를 갖는 직렬 데이터로 변환하여 가입자 회로 측으로 송신한다.
가입자 회로 측에서 서브 하이웨이로의 데이터 전송은 전술한 과정과 대칭되는 구조로 이루어지므로, 이에 대한 자세한 설명은 생략하기로 한다.
본 발명의 전송 속도 변환 장치는 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수 있다.
이상에서 설명한 바와 같은 본 발명의 전송 속도 변환 장치에 따르면, 서브 하이웨이를 통해 들어온 제1전송 속도의 데이터를 DPRAM에 저장하고, 선로의 반향을 제거하기 위해 DPRAM에 저장된 데이터를 반향 소거부로 보내고, 반향 소거부를 통해 나온 데이터를 다시 DPRAM에 저장한 후, 데이터를 제2전송 속도로 변환하여 가입자 회로 측으로 송신함으로써, 기존에 비해 DPRAM의 사용율을 절반으로 줄일 수 있게 된다. 그리고, DPRAM을 적게 사용함으로 인하여, 제어 신호가 줄어들고, FPGA 내의 신호선과 신호 발생을 위한 게이트가 차지하는 면적이 감소하게 되어 사용할 수 있는 여분의 게이트 소자를 보다 많이 확보할 수 있게 되며, 이로 인해, FPGA 내의 논리회로 집적도를 높일 수 있게 된다.

Claims (3)

  1. 데이터의 전송 속도를 변환하는 전송 속도 변환 장치에 있어서,
    일측 전송로를 통해 공급받은 제1클럭 및 제1프레임 동기 신호를 이용하여 제1제어 신호를 생성하고, 타측 전송로로부터 공급받은 제2클럭 및 제2프레임 동기 신호를 이용하여 제2제어 신호를 생성하는 제어 신호 발생부와;
    상기 일측 전송로로부터 수신받은 데이터와 반향을 소거하는 반향 소거부로부터 수신받은 데이터를 상기 제1제어 신호에 따라 송출하는 제1전송 속도 데이터 수신부와;
    상기 제1전송 속도 데이터 수신부에서 수신받은 데이터중 상기 일측 전송로로부터 수신받은 데이터는 하위 어드레스 영역에, 상기 반향 소거부로부터 수신받은 데이터는 상위 어드레스 영역에 상기 제1제어 신호에 따라 저장하는 DPRAM과;
    상기 DPRAM의 하위 어드레스 영역에 저장되어 있는 데이터를 전달받아 직렬 데이터로 변환하여 상기 반향 소거부로 전송하는 외부 디바이스 정합부와;
    상기 DPRAM의 상위 어드레스 영역에 저장되어 있는 데이터를 전달받아 상기 제2제어 신호에 따라 제1전송 속도와 다른 제2전송 속도를 갖는 데이터로 변환하여 상기 타측 전송로로 송신하는 제2전송 속도 데이터 송신부를 구비하는 것을 특징으로 하는 전송 속도 변환 장치.
  2. 삭제
  3. 삭제
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