JP2797419B2 - タイムスロット割当データ設定方法 - Google Patents
タイムスロット割当データ設定方法Info
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Description
【発明の詳細な説明】 〔概要〕 タイムスロット割当データをデータ設定メモリに設定
する際に使用されるタイムスロット割当データ設定方法
に関し、 大量のタイムスロット割当データを短時間に設定でき
る様にすることを目的とし、 ディジタル多重化装置がデータ伝送を行う際に使用す
るタイムスロット割当データを，プロセッサがデータ伝
送用クロックを用いてタイムスロット割当部内の第１の
記憶部分を介し，データ設定メモリに設定するタイムス
ロット割当データ設定方法において、該タイムスロット
割当部に、該タイムスロット割当データの読み出し／書
き込みが行われる第２の記憶部分と，入力する制御信号
に対応して該第１の記憶部分を介する第１の設定モー
ド，または第２の記憶部分を介する第２の設定モードを
セレクするセレクタとを設け、該プロセッサが該セレク
タを制御して，該データ設定メモリに対するアクセスを
第１の設定モード，または第２の設定モードのいずれか
をセレクトし，該データ伝送用クロックと異なるクロッ
クを用いて，該タイムスロット割当データの読み出し／
書き込みを行う様に構成する。
する際に使用されるタイムスロット割当データ設定方法
に関し、 大量のタイムスロット割当データを短時間に設定でき
る様にすることを目的とし、 ディジタル多重化装置がデータ伝送を行う際に使用す
るタイムスロット割当データを，プロセッサがデータ伝
送用クロックを用いてタイムスロット割当部内の第１の
記憶部分を介し，データ設定メモリに設定するタイムス
ロット割当データ設定方法において、該タイムスロット
割当部に、該タイムスロット割当データの読み出し／書
き込みが行われる第２の記憶部分と，入力する制御信号
に対応して該第１の記憶部分を介する第１の設定モー
ド，または第２の記憶部分を介する第２の設定モードを
セレクするセレクタとを設け、該プロセッサが該セレク
タを制御して，該データ設定メモリに対するアクセスを
第１の設定モード，または第２の設定モードのいずれか
をセレクトし，該データ伝送用クロックと異なるクロッ
クを用いて，該タイムスロット割当データの読み出し／
書き込みを行う様に構成する。
本発明はタイムスロット割当データをデータ設定メモ
リに設定する際に使用されるタイムスロット割当データ
設定方法に関するものである。
リに設定する際に使用されるタイムスロット割当データ
設定方法に関するものである。
デイジタル多重化装置が時分割多重化データを伝送す
る際には，回線側インタフェース内のバスドライバ部の
動作をあらかじきめデータ設定メモリに書き込まれたタ
イムスロット割当データを用いてオン／オフ制御しなけ
ればならない。
る際には，回線側インタフェース内のバスドライバ部の
動作をあらかじきめデータ設定メモリに書き込まれたタ
イムスロット割当データを用いてオン／オフ制御しなけ
ればならない。
しかし，そのタイムスロット割当データはシステム運
用中，埋設等により内容を書き替えなければならない場
合が生ずる。この時，大量のタイムスロット割当データ
を短時間にデータ設定メモリに設定できる様にすること
が必要である。
用中，埋設等により内容を書き替えなければならない場
合が生ずる。この時，大量のタイムスロット割当データ
を短時間にデータ設定メモリに設定できる様にすること
が必要である。
第３図はデイジタル多重化装置要部ブロック図で，端
末側４チャンネル分のデータの多重化，多重分離を行う
部分を示す。
末側４チャンネル分のデータの多重化，多重分離を行う
部分を示す。
以下，回線側から時分割多重化データ（以下,TDMデー
タの省略する）が入力するとして図の動作を説明する。
タの省略する）が入力するとして図の動作を説明する。
先ず，例えばTDM バスBUS1,バスドライバ部DR1を介
して,TDMデータ（例えば,8ビットの並列データ）がフリ
ップフロップFF1に加えられ，タイミングバスBUS3から
のシステムクロックによりこのFF1に取り込まれる。そ
こで，このTDMデータはデイジタル多重化部１で使用す
るクロックに同期する。
して,TDMデータ（例えば,8ビットの並列データ）がフリ
ップフロップFF1に加えられ，タイミングバスBUS3から
のシステムクロックによりこのFF1に取り込まれる。そ
こで，このTDMデータはデイジタル多重化部１で使用す
るクロックに同期する。
そして,FF1の出力は速度変換部分16で端末側の速度に
変換され，チャネル−インターフェース部分17を介して
対応する端末（CH0〜CH3）に送出される。尚，速度変換
部分16の出力は端末に合わせて直列，または並列で送出
される。
変換され，チャネル−インターフェース部分17を介して
対応する端末（CH0〜CH3）に送出される。尚，速度変換
部分16の出力は端末に合わせて直列，または並列で送出
される。
次に、マイクロプロセッサ（以下,MPUと省略する）11
は回線側にある装置管理システム（図示せず）からシリ
アルバスBUS4を通して送られた制御データを，内部アド
レス・データバス19,タイムスロット割当部（TSA）13を
介して受信側データ設定メモリ（TX−RAM）15,受信側デ
ータ設定メモリ（RX−RAM）14に書き込むが，このデー
タによってバスドライバ部DR1,DR2などがオン／オフ制
御される。
は回線側にある装置管理システム（図示せず）からシリ
アルバスBUS4を通して送られた制御データを，内部アド
レス・データバス19,タイムスロット割当部（TSA）13を
介して受信側データ設定メモリ（TX−RAM）15,受信側デ
ータ設定メモリ（RX−RAM）14に書き込むが，このデー
タによってバスドライバ部DR1,DR2などがオン／オフ制
御される。
即ち,MPUは制御データを直接,TX−RAM,RX−RAMに書き
込めないので，タイムスロット割当部を介して書き込み
を行っている。
込めないので，タイムスロット割当部を介して書き込み
を行っている。
また，クロック生成部分18は入力した上記のシステム
クロックを用いて内部で使用するクロックやタイミング
を生成している。
クロックを用いて内部で使用するクロックやタイミング
を生成している。
ここで，端末側から回線側に送出する際は上記と逆の
動作を行う。また,ROM 12−1,RAM 12−2,12−３にはMPU
11に対するプログラムが格納されている。
動作を行う。また,ROM 12−1,RAM 12−2,12−３にはMPU
11に対するプログラムが格納されている。
次に，上記のタイムスロット割当部（以下,TSA部と省
略する）13は集積回路化され，例えば第４図に示す様な
ブロックになっている。以下，第４図の動作を説明す
る。
略する）13は集積回路化され，例えば第４図に示す様な
ブロックになっている。以下，第４図の動作を説明す
る。
（１）MPUから受信即データ設定メモリのデータを読み
出す場合。
出す場合。
先ず,MPU 11はアドレスカウンタ24を初期化する為,TS
A部13に対してチップセレクタ（以下,CSと省略する。）
と書き込みレジスタ22の中にあるアドレスカウンタ・プ
リセット・レジスタ（図示せず）のアドレス，データ
（プリセット値），更に書き込み信号を送出する。
A部13に対してチップセレクタ（以下,CSと省略する。）
と書き込みレジスタ22の中にあるアドレスカウンタ・プ
リセット・レジスタ（図示せず）のアドレス，データ
（プリセット値），更に書き込み信号を送出する。
TSA部ではアドレスデコーダ21でアドレスカウンタ・
プリセット・レジスタのアドレスをデコードし，書き込
み信号によってこのアドレスカウンタ・プリセット・レ
ジスタにプリセット値がラッチされ,8KHzのフレームパ
ルス（FP），または400Hzのサブフレームパルス（SFP）
でアドレスカウンタ24にプリセット値がロードされ、ア
ドレスカウンタ24が初期化される。
プリセット・レジスタのアドレスをデコードし，書き込
み信号によってこのアドレスカウンタ・プリセット・レ
ジスタにプリセット値がラッチされ,8KHzのフレームパ
ルス（FP），または400Hzのサブフレームパルス（SFP）
でアドレスカウンタ24にプリセット値がロードされ、ア
ドレスカウンタ24が初期化される。
次に、MPUは書き込みレジスタ22の中にあるアドレス
レジスタ（図示せず）をセットする為にCS,アドレスレ
ジスタのアドレス，データ（一致検出アドレス），更に
書き込み信号を送出する。
レジスタ（図示せず）をセットする為にCS,アドレスレ
ジスタのアドレス，データ（一致検出アドレス），更に
書き込み信号を送出する。
TSA部ではアドレスデコーダ21でアドレスレジスタの
アドレスをデコードし，書き込み信号の立上り点によっ
てアドレスレジスタに一致検出アドレスがデータとして
ラッチされ，一致検出回路26に送出される。
アドレスをデコードし，書き込み信号の立上り点によっ
てアドレスレジスタに一致検出アドレスがデータとして
ラッチされ，一致検出回路26に送出される。
一方、アドレスカウンタ24を，例えば4MHzのシステム
クロック（SCK）で動作させ，一致検出回路26が上記の
一致検出アドレスとカウント値が一致したことを検出し
た時,Lレベルのアウトプットイネーブル（以下,OEと省
略する）とＨレベルとライトイネーブル（以下,WEと省
略する）とを送出し，一致検出アドレスのデータがRX−
RAM 14に入力する。
クロック（SCK）で動作させ，一致検出回路26が上記の
一致検出アドレスとカウント値が一致したことを検出し
た時,Lレベルのアウトプットイネーブル（以下,OEと省
略する）とＨレベルとライトイネーブル（以下,WEと省
略する）とを送出し，一致検出アドレスのデータがRX−
RAM 14に入力する。
そこで,RX−RAM 14からデータが読み出され，このデ
ータは読み出しレジスタ23の中のデータレジスタ（図示
せず）にラッチされる。
ータは読み出しレジスタ23の中のデータレジスタ（図示
せず）にラッチされる。
MPU 11はラッチされたデータを読み出す為,CS,データ
レジスタのアドレス，更に読み出し信号を送出する。TS
A部ではアドレスデコーダ21でデータレジスタのアドレ
スをデコードし，読み出し信号によってMPU 11にデータ
を送出する。
レジスタのアドレス，更に読み出し信号を送出する。TS
A部ではアドレスデコーダ21でデータレジスタのアドレ
スをデコードし，読み出し信号によってMPU 11にデータ
を送出する。
尚，送信側も受信側と同様な手順であるがアドレスカ
ウンタ25,TX−RAM 15を使用する。
ウンタ25,TX−RAM 15を使用する。
（２）MPUから受信側データ設定メモリにデータを書き
込む場合。
込む場合。
先ず，アドレスカウンタ４を初期化する為,MPU 11か
らTSA部13にCS,書き込みレジスタ22の中にあるアドレス
カウンタ・プリセット・レジスタ（図示せず）のアドレ
ス，データ（プリセット値），更に書き込み信号をTSA
部に送出する。
らTSA部13にCS,書き込みレジスタ22の中にあるアドレス
カウンタ・プリセット・レジスタ（図示せず）のアドレ
ス，データ（プリセット値），更に書き込み信号をTSA
部に送出する。
TSA部ではアドレスデコーダ21でアドレスカウンタ・
プリセット・レジスタのアドレスをデコードし，書き込
み信号によって，このアドレスカウンタ・プリセット・
レジスタにプリセット値がラッチされ,8KHzのフレーム
パルス，または400Hzのサブフレームパルスでアドレス
カウンタ24にプリセット値がロードされ，アドレスカウ
ンタ24が初期化される。
プリセット・レジスタのアドレスをデコードし，書き込
み信号によって，このアドレスカウンタ・プリセット・
レジスタにプリセット値がラッチされ,8KHzのフレーム
パルス，または400Hzのサブフレームパルスでアドレス
カウンタ24にプリセット値がロードされ，アドレスカウ
ンタ24が初期化される。
次に,MPUは書き込みレジスタ22の中にあるアドレスレ
ジスタ（図示せず）をセットする為にCS,アドレスレジ
スタのアドレス，データ（一致検出アドレス），更に書
き込み信号を送出する。
ジスタ（図示せず）をセットする為にCS,アドレスレジ
スタのアドレス，データ（一致検出アドレス），更に書
き込み信号を送出する。
TSA部ではアドレスデコーダ21でアドレスレジスタの
アドレスをデコードし，書き込み信号の立上り点によっ
てアドレスレジスタに一致検出アドレスがデータとして
ラッチされ，一致検出回路26に送出する。
アドレスをデコードし，書き込み信号の立上り点によっ
てアドレスレジスタに一致検出アドレスがデータとして
ラッチされ，一致検出回路26に送出する。
そして,MPUは書き込みレジスタ22の中にある書き込み
データレジスタ（図示せず）をセットする為,CS,書き込
みデータレジスタのアドレス，データ（RX−RAM 14への
書き込みデータ），更に書き込み信号を送出する。
データレジスタ（図示せず）をセットする為,CS,書き込
みデータレジスタのアドレス，データ（RX−RAM 14への
書き込みデータ），更に書き込み信号を送出する。
TSA部ではアドレスデコーダで書き込みデータレジス
タのアドレスをデコーダし，書き込み信号の立上り点で
書き込みでデータレジスタにデータがラッチされる。
タのアドレスをデコーダし，書き込み信号の立上り点で
書き込みでデータレジスタにデータがラッチされる。
そして，アドレスカウンタ24を，例えば4MHzのシステ
ムクロックで動作させ，一致検出回路26が一致検出アド
レスカウント値とが一致したことを検出した時,Hレベル
のOEとＬレベルのWEとをRX−RAM 14に送出し，一致検出
アドレスに書き込みデータレジスタに格納されたデータ
を書き込む。
ムクロックで動作させ，一致検出回路26が一致検出アド
レスカウント値とが一致したことを検出した時,Hレベル
のOEとＬレベルのWEとをRX−RAM 14に送出し，一致検出
アドレスに書き込みデータレジスタに格納されたデータ
を書き込む。
尚，送信側も受信側と同様な手順である。
ここで，例えば多重化部に600b/s〜64kb/sの末端装置
が接続される時は400Hzサブフレームパルス（SFP）,64k
b/s〜1Mb/sの末端装置が接続される時は8KHzのフレーム
パルス（FP）をTSA部としては使用する様に第４図のセ
レクタ28で選択される。そこで，アドレスカウンタ24,2
5の初期化は400Hz/8KHzの周期で行われるので,RX−RAM1
4またはTX−RAM15に対するアクセスはこの周期で行われ
ることになる。
が接続される時は400Hzサブフレームパルス（SFP）,64k
b/s〜1Mb/sの末端装置が接続される時は8KHzのフレーム
パルス（FP）をTSA部としては使用する様に第４図のセ
レクタ28で選択される。そこで，アドレスカウンタ24,2
5の初期化は400Hz/8KHzの周期で行われるので,RX−RAM1
4またはTX−RAM15に対するアクセスはこの周期で行われ
ることになる。
一方,RX−RAM,TX−RAMのメモリ容量が大きい為，タイ
ムスロット割当データを全て書き込む際には処理時間が
長くかかると云う問題がある。
ムスロット割当データを全て書き込む際には処理時間が
長くかかると云う問題がある。
この為，書き込み処理を行っている間,RX−RAM 14,TX
−RAM 15のデータによるバスドライバ部の制御が不可能
となり，データ通信が停止する。
−RAM 15のデータによるバスドライバ部の制御が不可能
となり，データ通信が停止する。
本発明は大量のタイムスロット割当データを短時間に
設定できる様にすることを目的とする。
設定できる様にすることを目的とする。
第１図は本発明の原理ブロック図を示す。
図中,4はタイムスロット割当データの読み出し／書き
込みが行われる第２の記憶部分で,5は入力する制御信号
に対応して該第１の記憶部分を介する第１の設定モー
ド，または第２の記憶部分を介する第２の設定モードを
セレクトするセレクタである。
込みが行われる第２の記憶部分で,5は入力する制御信号
に対応して該第１の記憶部分を介する第１の設定モー
ド，または第２の記憶部分を介する第２の設定モードを
セレクトするセレクタである。
そして，タイムスロット割当部の中に第１の記憶部分
の他に第２の記憶部分とセレクタを設け，プロセッサが
該セレクタを制御して，データ設定メモリに対すアクセ
ルを第１の設定モード，または第２の設定モードのいず
れかをセレクトし，該データ伝送用クロックと異なるク
ロックを用いて，該タイムスロット割当データの読み出
し／書き込みを行う。
の他に第２の記憶部分とセレクタを設け，プロセッサが
該セレクタを制御して，データ設定メモリに対すアクセ
ルを第１の設定モード，または第２の設定モードのいず
れかをセレクトし，該データ伝送用クロックと異なるク
ロックを用いて，該タイムスロット割当データの読み出
し／書き込みを行う。
本発明はタイムスロット割当部に第１の記憶部分の他
に第２の記憶部分を設け，セレクタで第１の設定モー
ド，または第２の設定モードのいずれかをセレクトす
る。
に第２の記憶部分を設け，セレクタで第１の設定モー
ド，または第２の設定モードのいずれかをセレクトす
る。
第１の設定モードは従来例の設定モードで，データ伝
送を行う際に使用するクロックでタイムスロット割当デ
ータがデータ設定メモリに書き込まれ／読み出される。
しかし，第２の設定モードではデータ伝送に使用するク
ロックよりも高速のクロックを用いてタイムスロット割
当データの書き込み／読み出しを行う様にした。
送を行う際に使用するクロックでタイムスロット割当デ
ータがデータ設定メモリに書き込まれ／読み出される。
しかし，第２の設定モードではデータ伝送に使用するク
ロックよりも高速のクロックを用いてタイムスロット割
当データの書き込み／読み出しを行う様にした。
そこで，第２の設定モードをセレクトすることにより
大量のタイムスロット割当データの設定を短時間で行う
ことができる。
大量のタイムスロット割当データの設定を短時間で行う
ことができる。
第２図は本発明の実施例のブロック図を示す。
尚，全図を通じて同一符号は同一対象物を示す。
ここで，アドレスデコーダ31,書き込みレジスタ32,読
み出しレジスタ33,アドレスカウンタ34,一致検出回路3
5,セレクタ36は第１の記憶部分３の構成部分、先入れ先
出しメモリ41〜44,OE/WE発生器45,ゲート47,48は第２の
記憶部分４の構成部分、セレクタ51,52はセレクタ５の
構成部分を示す。
み出しレジスタ33,アドレスカウンタ34,一致検出回路3
5,セレクタ36は第１の記憶部分３の構成部分、先入れ先
出しメモリ41〜44,OE/WE発生器45,ゲート47,48は第２の
記憶部分４の構成部分、セレクタ51,52はセレクタ５の
構成部分を示す。
以下，図の動作を説明する。尚，先入れ先出しメモリ
をFIFOと省略する。
をFIFOと省略する。
（１）FIFOを用いてMPUから受信側データ設定メモリRX
−RAMのデータを読み出す場合。
−RAMのデータを読み出す場合。
先ず,MPU11はTSA部13内の書き込みレジスタ32の中に
あるNOMAL/FIFOタイミング切替レジスタ（図示せず）を
セットする為,CS,NOMAL/FIFOタイミング切替レジスタの
アドレス，データ，更に書き込み信号を送出する。
あるNOMAL/FIFOタイミング切替レジスタ（図示せず）を
セットする為,CS,NOMAL/FIFOタイミング切替レジスタの
アドレス，データ，更に書き込み信号を送出する。
ここで，上記のデータはRX−RAMのデータをFIFOを介
して読み出すための信号で，以下,FIFO読み出しモード
と省略するが，特許請求の範囲の第２の設定モードに対
応するものである。また，上記のレジスタは従来モード
（NOMALモード）にするか,FIFOモードにするかの切替信
号を格納するレジスタである。
して読み出すための信号で，以下,FIFO読み出しモード
と省略するが，特許請求の範囲の第２の設定モードに対
応するものである。また，上記のレジスタは従来モード
（NOMALモード）にするか,FIFOモードにするかの切替信
号を格納するレジスタである。
TSA部ではアドレスデコーダ31でNOMAL/FIFOタイミン
グ切替ジスタのアドレスをデコードし，書き込み信号の
立上り点でNOMAL/FIFOタイミング切替レジスタにデータ
（FIFO読み出しモード）がラッチされ，セレクタ51,52
にFIFO読み出しモードが送出される。
グ切替ジスタのアドレスをデコードし，書き込み信号の
立上り点でNOMAL/FIFOタイミング切替レジスタにデータ
（FIFO読み出しモード）がラッチされ，セレクタ51,52
にFIFO読み出しモードが送出される。
この時，アウトプットイネーブル／ライトイネーブル
発生器（以下,OE/WE発生器と省略する）45はFIFO42から
のOUTPUT READY（OR）がＬの為，ここからセレクタ52を
介してRX−RAM14にＬレベルのOEとＨレベルのWEとが送
出される。そこで,RX−RAMは書き込みデータが出力でき
る状態になる。
発生器（以下,OE/WE発生器と省略する）45はFIFO42から
のOUTPUT READY（OR）がＬの為，ここからセレクタ52を
介してRX−RAM14にＬレベルのOEとＨレベルのWEとが送
出される。そこで,RX−RAMは書き込みデータが出力でき
る状態になる。
次に,MPUは書き込みレジスタ32の中にある読み出しア
ドレスレジスタ（図示せず）をセットする為,CS,読み出
しアドレスレジスタのアドレス，データ（RX−RAM 14の
読み出しアドレス），書き込み信号を送出する。
ドレスレジスタ（図示せず）をセットする為,CS,読み出
しアドレスレジスタのアドレス，データ（RX−RAM 14の
読み出しアドレス），書き込み信号を送出する。
TSA部ではアドレスデコーダ31で読み出しアドレスレ
ジスタのアドレスをデコードし，書き込み信号の立上り
点によって読み出しアドレスレジスタにデータ（RX−RA
M読み出しアドレス）がラッチされ,FIFO 43,セレクタ51
を介してRX−RAM 14にアドレスを送出する。
ジスタのアドレスをデコードし，書き込み信号の立上り
点によって読み出しアドレスレジスタにデータ（RX−RA
M読み出しアドレス）がラッチされ,FIFO 43,セレクタ51
を介してRX−RAM 14にアドレスを送出する。
アドレスの送出により,RX−RAM 14からデータがTSA部
に読み出され,FIFO 44を通り、読み出しレジスタ33の中
にあるデータレジスタ（図示せず）にラッチされる。
に読み出され,FIFO 44を通り、読み出しレジスタ33の中
にあるデータレジスタ（図示せず）にラッチされる。
MPU 11はTSA部のデータレジスタを読み出す為,CS,デ
ータレジスタのアドレス，読み出し信号を送出する。
ータレジスタのアドレス，読み出し信号を送出する。
TSA部はアドレスデコーダ31でデータレジスタのアド
レスをデコードし，読み出し信号によって,MPUへデータ
レジスタの内容を送出する。
レスをデコードし，読み出し信号によって,MPUへデータ
レジスタの内容を送出する。
（２）FIFOを用いてMPUから受信側データ設定メモリRX
−RAMにデータを書き込む場合。
−RAMにデータを書き込む場合。
先ず,MPU 11はTSA部の書き込みレジスタ32の中にある
NOMAL/FIFOタイミング切替レジスタ（図示せず）をセッ
トする為,CS,NOMAL/FIFOタイミング切替レジスタのアド
レス，データ（FIFO書き込みモード），更に書き込み信
号を入力する。
NOMAL/FIFOタイミング切替レジスタ（図示せず）をセッ
トする為,CS,NOMAL/FIFOタイミング切替レジスタのアド
レス，データ（FIFO書き込みモード），更に書き込み信
号を入力する。
TSA部ではアドレスデコーダ31でNOMAL/FIFOタイミン
グ切替レジスタのアドレスをデコードし，書き込み信号
の立上り点でNOMAL/FIFOタイミング切替レジスタにFIFO
書き込みモードのデータがラッチされ，セレクタ51,52
にFIFO書き込みモードのデータが送出される。
グ切替レジスタのアドレスをデコードし，書き込み信号
の立上り点でNOMAL/FIFOタイミング切替レジスタにFIFO
書き込みモードのデータがラッチされ，セレクタ51,52
にFIFO書き込みモードのデータが送出される。
次に,MPUは書き込みレジスタ32の中にある書き込みア
ドレスレジスタ（図示せず）をセットする為,CS,書き込
みアドレスレジスタのアドレス，データ（RX−RAMの書
き込みアドレス），書き込み信号を送出する。
ドレスレジスタ（図示せず）をセットする為,CS,書き込
みアドレスレジスタのアドレス，データ（RX−RAMの書
き込みアドレス），書き込み信号を送出する。
TSA部ではアドレスデコーダ31で書き込みアドレスレ
ジスタのアドレスをデコードし，書き込み信号の立上り
点によって書き込みアドレスレジスタにデータ（RX−RA
Mの読み出しアドレス）がラッチされ,FIFO41にアドレス
を送出する。
ジスタのアドレスをデコードし，書き込み信号の立上り
点によって書き込みアドレスレジスタにデータ（RX−RA
Mの読み出しアドレス）がラッチされ,FIFO41にアドレス
を送出する。
そして,MPUは書き込みレジスタ32の中にある書き込み
データレジスタ（図示せず）をセットする為,CS,書き込
みデータレジスタのアドレス，データ（RX−RAMの書き
込みデータ），書き込み信号を送出する。
データレジスタ（図示せず）をセットする為,CS,書き込
みデータレジスタのアドレス，データ（RX−RAMの書き
込みデータ），書き込み信号を送出する。
TSA部ではアドレスデコーダ31で書き込みデータレジ
スタのアドレスをデコードし，書き込み信号の立上り点
でRX−RAMの書き込みデータが書き込みデータレジスタ
にラッチされ,FIFO 42に送出される。そして,FIFO 42が
出力可の状態の時（OR端子がＨになった時）,ANDゲート
47がオンになって4MHzのシステムクロック（SCK）がFIF
O 41,とOE/WE発生器に加えられる。
スタのアドレスをデコードし，書き込み信号の立上り点
でRX−RAMの書き込みデータが書き込みデータレジスタ
にラッチされ,FIFO 42に送出される。そして,FIFO 42が
出力可の状態の時（OR端子がＨになった時）,ANDゲート
47がオンになって4MHzのシステムクロック（SCK）がFIF
O 41,とOE/WE発生器に加えられる。
そこで、FIFO 41からRX−RAMの書き込みアドレスがセ
レクタ51を介して，同時にFIFO 42から書き込みデータ
が、更に,OE/WE発生器45からＨレベルのOE信号,Lレベル
のWE信号がRX−RAM 14にそれぞれ送出され，書き込み可
（WE）信号の立上り点でRX−RAMに書き込みデータレジ
スタのデータが書き込まれる。
レクタ51を介して，同時にFIFO 42から書き込みデータ
が、更に,OE/WE発生器45からＨレベルのOE信号,Lレベル
のWE信号がRX−RAM 14にそれぞれ送出され，書き込み可
（WE）信号の立上り点でRX−RAMに書き込みデータレジ
スタのデータが書き込まれる。
尚，送信側も受信側と同様な手順を取る。また，書き
込みデータ量が少ない，例えば１ワードだけのの時は従
来のNOMALモードを設定することにより，アドレスカウ
ンタ34,一致検出回路35を用いて従来例の方法でRX−RAM
に対してアクセスすることができる。
込みデータ量が少ない，例えば１ワードだけのの時は従
来のNOMALモードを設定することにより，アドレスカウ
ンタ34,一致検出回路35を用いて従来例の方法でRX−RAM
に対してアクセスすることができる。
即ち，データ伝送用クロック（400Hz,または800KHz）
と異なる4MHzのクロックでFIFOメモリを動作させること
により大量のタイムスロット割当データを短時間に設定
できる様にした。
と異なる4MHzのクロックでFIFOメモリを動作させること
により大量のタイムスロット割当データを短時間に設定
できる様にした。
これにより,RX−RAM,TX−RAMのアクセスタイムの向
上，データ通信断時間の短縮，多重化装置のトータル処
理時間を向上させることができる。
上，データ通信断時間の短縮，多重化装置のトータル処
理時間を向上させることができる。
以上詳細に説明した様に本発明によれば大量のタイム
スロット割当データを短時間に設定できると云う効果が
ある。
スロット割当データを短時間に設定できると云う効果が
ある。
第１図は本発明の原理ブロック図、 第２図は実施例のブロック図、 第３図はデイジタル多重化装置要部ブロック図、 第４図は従来例のブロック図を示す。 図において、 ３は第１の記憶部分、 ４は第２の記憶部分、 ５はセレクタ、 11はプロセッサ、 13はタイムスロット割当部、 14はデータ設定メモリを示す。
Claims (1)
- 【請求項１】デイジタル多重化装置がデータ伝送を行う
際に使用するタイムスロット割当データを，プロセッサ
がデータ伝送用クロックを用いてタイムスロット割当部
内の第１の記憶部分（３）を介し，データ設定メモリ
（14）に設定するタイムスロット割当データ設定方法に
おいて、 該タイムスロット割当部（13）に、 該タイムスロット割当データの読み出し／書き込みが行
われる第２の記憶部分（４）と，入力する制御信号に対
応して該第１の記憶部分（３）を介する第１の設定モー
ド，または第２の記憶部分（４）を介する第２の設定モ
ードをセレクトするセレクタ（５）とを設け、 該プロセッサが該セレクタを制御して，該データ設定メ
モリに対するアクセスを第１の設定モード，または第２
の設定モードのいずれかをセレクトし，該データ伝送用
クロックと異なるクロックを用いて，該タイムスロット
割当データの読み出し／書き込みを行う様にしたことを
特徴とするタイムスロット割当データ設定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12101789A JP2797419B2 (ja) | 1989-05-15 | 1989-05-15 | タイムスロット割当データ設定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12101789A JP2797419B2 (ja) | 1989-05-15 | 1989-05-15 | タイムスロット割当データ設定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02301236A JPH02301236A (ja) | 1990-12-13 |
| JP2797419B2 true JP2797419B2 (ja) | 1998-09-17 |
Family
ID=14800743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12101789A Expired - Fee Related JP2797419B2 (ja) | 1989-05-15 | 1989-05-15 | タイムスロット割当データ設定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797419B2 (ja) |
-
1989
- 1989-05-15 JP JP12101789A patent/JP2797419B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02301236A (ja) | 1990-12-13 |
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Legal Events
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|---|---|---|---|
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