JPH09179948A - Ｉｃカードインタフェース装置 - Google Patents
Ｉｃカードインタフェース装置Info
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- JPH09179948A JPH09179948A JP7335384A JP33538495A JPH09179948A JP H09179948 A JPH09179948 A JP H09179948A JP 7335384 A JP7335384 A JP 7335384A JP 33538495 A JP33538495 A JP 33538495A JP H09179948 A JPH09179948 A JP H09179948A
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- Japan
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- reception
- transmission
- card
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- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】 ＩＣカードと電子機器との間で半二重非同期
通信の制御を行なうインタフェース装置において、受信
データレジスタ等のハード構成を増加させることなく、
ＩＣカード側から供給されるデータを確実に受信できる
ようにする。 【解決手段】 送受信部７０で受信した受信データＲＸ
Ｄを受信データレジスタ部４１へ格納した時点で、受信
データフラグ４１ａをセットする。受信データレジスタ
部４１に格納された受信データｒｘｄがデータバスＤ−
ＢＵＳを介して図示しないＣＰＵ側に取り込まれると、
受信データフラグ４１ａをリセットする。再送要求生成
部８０は、新たなデータを受信した際に、受信データフ
ラグ４１ａがセットされている場合は、パリティエラー
に伴う再送要求の機能を利用した再送要求信号８０ａを
生成し、送信バッファ部５６を介して出力することで、
図示しないＩＣカード側に同一データの再送信を要求す
る。
通信の制御を行なうインタフェース装置において、受信
データレジスタ等のハード構成を増加させることなく、
ＩＣカード側から供給されるデータを確実に受信できる
ようにする。 【解決手段】 送受信部７０で受信した受信データＲＸ
Ｄを受信データレジスタ部４１へ格納した時点で、受信
データフラグ４１ａをセットする。受信データレジスタ
部４１に格納された受信データｒｘｄがデータバスＤ−
ＢＵＳを介して図示しないＣＰＵ側に取り込まれると、
受信データフラグ４１ａをリセットする。再送要求生成
部８０は、新たなデータを受信した際に、受信データフ
ラグ４１ａがセットされている場合は、パリティエラー
に伴う再送要求の機能を利用した再送要求信号８０ａを
生成し、送信バッファ部５６を介して出力することで、
図示しないＩＣカード側に同一データの再送信を要求す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロプロセ
ッサ（ＣＰＵ）内蔵のＩＣカードと、このＩＣカードが
装着される電子機器との間で、半二重非同期通信でデー
タ伝送を行なうためのデータインタフェース装置に係
り、詳しくは、電子機器側のデータインタフェース装置
の受信バッファが満杯の場合は、パリティエラー発生時
のデータ再送信機能を利用して、同一データを再送信さ
せることで、受信データを確実に取り込めるようにした
データインタフェース装置に関するものである。
ッサ（ＣＰＵ）内蔵のＩＣカードと、このＩＣカードが
装着される電子機器との間で、半二重非同期通信でデー
タ伝送を行なうためのデータインタフェース装置に係
り、詳しくは、電子機器側のデータインタフェース装置
の受信バッファが満杯の場合は、パリティエラー発生時
のデータ再送信機能を利用して、同一データを再送信さ
せることで、受信データを確実に取り込めるようにした
データインタフェース装置に関するものである。
【０００２】
【従来の技術】半二重非同期通信プロトコルを適用した
ＣＰＵ内蔵のＩＣカードは、ＩＳＯ７８１６標準等で知
られている。図３はＩＳＯ準拠のＩＣカードの外部接続
端子の説明図である。ＩＣカード１０は、６個の外部接
続端子Ｃ１〜Ｃ３，Ｃ５〜Ｃ７を備えている。なお、Ｉ
ＳＯでは、２個の予備端子Ｃ４，Ｃ８を将来のための予
備端子として用意している。
ＣＰＵ内蔵のＩＣカードは、ＩＳＯ７８１６標準等で知
られている。図３はＩＳＯ準拠のＩＣカードの外部接続
端子の説明図である。ＩＣカード１０は、６個の外部接
続端子Ｃ１〜Ｃ３，Ｃ５〜Ｃ７を備えている。なお、Ｉ
ＳＯでは、２個の予備端子Ｃ４，Ｃ８を将来のための予
備端子として用意している。
【０００３】Ｖｃｃ端子Ｃ１は、ＩＣカード１０に回路
電圧Ｖｃｃを供給するための電源供給端子である。ＲＳ
Ｔ端子Ｃ２は、リセット信号の供給端子である。このＲ
ＳＴ端子Ｃ２に供給するリセット信号の論理レベルに応
じて、ＩＣカード１０をリセット状態または動作状態に
制御できる。
電圧Ｖｃｃを供給するための電源供給端子である。ＲＳ
Ｔ端子Ｃ２は、リセット信号の供給端子である。このＲ
ＳＴ端子Ｃ２に供給するリセット信号の論理レベルに応
じて、ＩＣカード１０をリセット状態または動作状態に
制御できる。
【０００４】ＣＬＫ端子Ｃ３は、ＩＣカード１０に内蔵
されているＣＰＵを動作させるためのクロック信号の供
給端子である。このＣＬＫ端子Ｃ３から供給されたクロ
ック信号は、ＩＣカード１０内の分周回路で分周され、
非同期通信を行なうためのビットクロックとしても利用
される。ＧＮＤ端子Ｃ５は、グランド端子である。
されているＣＰＵを動作させるためのクロック信号の供
給端子である。このＣＬＫ端子Ｃ３から供給されたクロ
ック信号は、ＩＣカード１０内の分周回路で分周され、
非同期通信を行なうためのビットクロックとしても利用
される。ＧＮＤ端子Ｃ５は、グランド端子である。
【０００５】Ｖｐｐ端子Ｃ６は、プログラム電圧の供給
端子であり、ＩＣカード１０に内蔵されている不揮発性
メモリ（例えばＥＥＰＲＯＭ）の電源が外部から供給す
る場合に使用する端子である。なお、ＩＣカード１０
に、プログラム電圧を供給する電源回路が内蔵されてい
る場合は、Ｖｐｐ端子Ｃ６を使用する必要はない。
端子であり、ＩＣカード１０に内蔵されている不揮発性
メモリ（例えばＥＥＰＲＯＭ）の電源が外部から供給す
る場合に使用する端子である。なお、ＩＣカード１０
に、プログラム電圧を供給する電源回路が内蔵されてい
る場合は、Ｖｐｐ端子Ｃ６を使用する必要はない。
【０００６】Ｉ／Ｏ端子Ｃ７は、データ入出力用のもの
であり、ＩＣカード１０とこのＩＣカード１０を装着し
た後述する電子機器２０との間で、データ伝送を行なう
ために使用される。
であり、ＩＣカード１０とこのＩＣカード１０を装着し
た後述する電子機器２０との間で、データ伝送を行なう
ために使用される。
【０００７】図４はＩＣカード１０およびこのＩＣカー
ド１０が装着される電子機器２０のブロック構成図であ
る。ＩＣカード１０は、ＣＰＵ１１と、プログラムメモ
リ１２と、データメモリ１３と、インタフェース回路部
１４とを備えている。プログラムメモリ１２には、半二
重非同期通信を行なうためのプログラム、ならびに、デ
ータメモリ１３から読み出し，データメモリ１３への書
き込み等の制御プログラムが格納されている。データメ
モリ１３は、ユーザデータを格納するためのものであ
り、不揮発性メモリで構成されている。インタフェース
回路部１４は、半二重非同期通信を行なうための回路を
備えている。
ド１０が装着される電子機器２０のブロック構成図であ
る。ＩＣカード１０は、ＣＰＵ１１と、プログラムメモ
リ１２と、データメモリ１３と、インタフェース回路部
１４とを備えている。プログラムメモリ１２には、半二
重非同期通信を行なうためのプログラム、ならびに、デ
ータメモリ１３から読み出し，データメモリ１３への書
き込み等の制御プログラムが格納されている。データメ
モリ１３は、ユーザデータを格納するためのものであ
り、不揮発性メモリで構成されている。インタフェース
回路部１４は、半二重非同期通信を行なうための回路を
備えている。
【０００８】ＣＰＵ１１は、電子機器２０からインタフ
ェース回路１４を介して動作状態を要求するリセット
（ＲＳＴ）信号が供給されると、インタフェース回路１
４を介して供給されるクロック（ＣＬＫ）信号に基づい
て動作を開始する。ＣＰＵ１１は、半二重非同期通信に
よって受信した各種の制御データに基づいて、データメ
モリ１３に格納されているデータを読み出して電子機器
２０側へ出力したり、電子機器２０側から供給されるデ
ータをデータメモリ１３へ書き込む。
ェース回路１４を介して動作状態を要求するリセット
（ＲＳＴ）信号が供給されると、インタフェース回路１
４を介して供給されるクロック（ＣＬＫ）信号に基づい
て動作を開始する。ＣＰＵ１１は、半二重非同期通信に
よって受信した各種の制御データに基づいて、データメ
モリ１３に格納されているデータを読み出して電子機器
２０側へ出力したり、電子機器２０側から供給されるデ
ータをデータメモリ１３へ書き込む。
【０００９】電子機器２０は、ＩＣカードインタフェー
ス装置４０と、ＣＰＵ２１と、電源部２２と、図示しな
いプログラムメモリ，データメモリ，操作部，表示部等
のこの電子機器２０としての機能を実現するための各種
回路部を備える。
ス装置４０と、ＣＰＵ２１と、電源部２２と、図示しな
いプログラムメモリ，データメモリ，操作部，表示部等
のこの電子機器２０としての機能を実現するための各種
回路部を備える。
【００１０】ＩＣカード１０と電子機器２０との間で
は、インタフェース回路部１４とＩＣカードインタフェ
ース装置４０を介して、半二重非同期通信でデータの伝
送を行なう。
は、インタフェース回路部１４とＩＣカードインタフェ
ース装置４０を介して、半二重非同期通信でデータの伝
送を行なう。
【００１１】図５は半二重非同期通信のデータ伝送フォ
ーマットの説明図である。スタートビット３１は、常に
論理レベルＬで始まる。スタートビット３１に続く８ビ
ットＤ１〜Ｄ８はデータビットである。このデータビッ
トＤ１〜Ｄ８は、交換されるデータそのものである。
ーマットの説明図である。スタートビット３１は、常に
論理レベルＬで始まる。スタートビット３１に続く８ビ
ットＤ１〜Ｄ８はデータビットである。このデータビッ
トＤ１〜Ｄ８は、交換されるデータそのものである。
【００１２】ＩＳＯ７８１６標準では、８ビットのデー
タを正論理で下位ビットから上位ビットの順に送信する
正論理先頭下位ビットフォーマットと、８ビットのデー
タを負論理で上位ビットから下位ビットの順に送信する
負論理先頭上位ビットフォーマットとの、２種類のフォ
ーマットを規定している。そして、使用するフォーマッ
トを指定するフォーマット指定データを、ＩＣカード１
０側から相手側である電子機器２０のＩＣカードインタ
フェース装置４０へ供給することで、ビットシリアルデ
ータの伝送フォーマットを決定する。図５は、正論理先
頭下位ビットフォーマットの場合を示している。
タを正論理で下位ビットから上位ビットの順に送信する
正論理先頭下位ビットフォーマットと、８ビットのデー
タを負論理で上位ビットから下位ビットの順に送信する
負論理先頭上位ビットフォーマットとの、２種類のフォ
ーマットを規定している。そして、使用するフォーマッ
トを指定するフォーマット指定データを、ＩＣカード１
０側から相手側である電子機器２０のＩＣカードインタ
フェース装置４０へ供給することで、ビットシリアルデ
ータの伝送フォーマットを決定する。図５は、正論理先
頭下位ビットフォーマットの場合を示している。
【００１３】データビットＤ１〜Ｄ８の次にパリティビ
ット３２を設けている。ＩＳＯ７８１６標準では、偶数
パリティを採用している。例えば、データビットＤ１〜
Ｄ８の８ビット中のＨレベルのビット数が奇数の場合
は、パリティビット３２をＨレベルとして、データビッ
トＤ１〜Ｄ８とパリティビット３２との全体でＨレベル
の個数が偶数となるようパリティビット３２の論理レベ
ルが決定される。伝送フォーマットが正論理先頭下位ビ
ットフォーマットの場合は、パリティビット３２も正論
理を用い、伝送フォーマットが負論理先頭上位ビットフ
ォーマットの場合は、パリティビット３２も負論理を用
いる。
ット３２を設けている。ＩＳＯ７８１６標準では、偶数
パリティを採用している。例えば、データビットＤ１〜
Ｄ８の８ビット中のＨレベルのビット数が奇数の場合
は、パリティビット３２をＨレベルとして、データビッ
トＤ１〜Ｄ８とパリティビット３２との全体でＨレベル
の個数が偶数となるようパリティビット３２の論理レベ
ルが決定される。伝送フォーマットが正論理先頭下位ビ
ットフォーマットの場合は、パリティビット３２も正論
理を用い、伝送フォーマットが負論理先頭上位ビットフ
ォーマットの場合は、パリティビット３２も負論理を用
いる。
【００１４】送信側は、パリティビット３２を送信した
後は、所定の時間の間、Ｉ／Ｏ端子Ｃ７をＨレベル（ま
たは高インピーダンス）に保持する。受信側はパリティ
チェックを行なった結果、パリティエラーが検出された
場合には、Ｌレベルの再送要求（キャラクタ再送要求）
３３を送信することで、送信側は同一のデータを再度送
信する規定になっている。受信側でＬレベルの再送要求
３３を送出するタイミングは、１０．５ビットに相当す
るタイミングからで、Ｌレベルの再送要求３３の送出時
間は最小で１ビット分，最大で２ビット分である。図５
では、１．５ビット分の期間Ｌレベルの再送要求３３を
送出する場合を、仮想線で示した。
後は、所定の時間の間、Ｉ／Ｏ端子Ｃ７をＨレベル（ま
たは高インピーダンス）に保持する。受信側はパリティ
チェックを行なった結果、パリティエラーが検出された
場合には、Ｌレベルの再送要求（キャラクタ再送要求）
３３を送信することで、送信側は同一のデータを再度送
信する規定になっている。受信側でＬレベルの再送要求
３３を送出するタイミングは、１０．５ビットに相当す
るタイミングからで、Ｌレベルの再送要求３３の送出時
間は最小で１ビット分，最大で２ビット分である。図５
では、１．５ビット分の期間Ｌレベルの再送要求３３を
送出する場合を、仮想線で示した。
【００１５】図６は、電子機器２０側に設けられる従来
のＩＣカードインタフェース装置４０のブロック構成図
である。従来のＩＣカードインタフェース装置４０は、
図４に示した電子機器２０側のＣＰＵ２１のデータバス
Ｄ−ＢＵＳに接続された受信データレジスタ部４１と、
送信データレジスタ部４２と、状態データレジスタ部４
３と、制御データレジスタ部４４と、電子機器２０側の
ＣＰＵ２１のアドレスバスＡ−ＢＵＳならびに制御バス
Ｃ−ＢＵＳに接続されたレジスタ制御部４５と、半二重
非同期通信の送受信部５０とを備えている。
のＩＣカードインタフェース装置４０のブロック構成図
である。従来のＩＣカードインタフェース装置４０は、
図４に示した電子機器２０側のＣＰＵ２１のデータバス
Ｄ−ＢＵＳに接続された受信データレジスタ部４１と、
送信データレジスタ部４２と、状態データレジスタ部４
３と、制御データレジスタ部４４と、電子機器２０側の
ＣＰＵ２１のアドレスバスＡ−ＢＵＳならびに制御バス
Ｃ−ＢＵＳに接続されたレジスタ制御部４５と、半二重
非同期通信の送受信部５０とを備えている。
【００１６】受信データレジスタ部４１は、送受信部５
０から出力された受信データＲＸＤを一時記憶するため
の受信バッファメモリを備える。この受信データレジス
タ部４１は、ＣＰＵ２１に対して未転送の受信データが
バッファメモリにある場合は、バッファメモリに受信デ
ータがある旨の信号（データ受信フラグ）４１ａを状態
データレジスタ部４３へ供給する。また、この受信デー
タレジスタ部４１は、レジスタ制御部４５から受信デー
タ出力指令４５ａが供給されると、バッファメモリに格
納してある受信データｒｘｄをデータバスＤ−ＢＵＳへ
出力する。
０から出力された受信データＲＸＤを一時記憶するため
の受信バッファメモリを備える。この受信データレジス
タ部４１は、ＣＰＵ２１に対して未転送の受信データが
バッファメモリにある場合は、バッファメモリに受信デ
ータがある旨の信号（データ受信フラグ）４１ａを状態
データレジスタ部４３へ供給する。また、この受信デー
タレジスタ部４１は、レジスタ制御部４５から受信デー
タ出力指令４５ａが供給されると、バッファメモリに格
納してある受信データｒｘｄをデータバスＤ−ＢＵＳへ
出力する。
【００１７】さらに、この受信データレジスタ部４１
は、ＩＣカード１０側から供給されるフォーマット指定
データの検出回路を備えている。そして、受信データレ
ジスタ部４１は、フォーマット指定データを受信した場
合は、受信データがある旨の信号４１ａを発生しない。
また、受信データレジスタ部４１は、フォーマット指定
データに基づいて指定されたフォーマットに対応して、
受信バッファの下位ビット〜上位ビットのデータの各格
納位置に、受信データの下位ビット〜上位ビットのデー
タを格納するようにしている。したがって、データバス
Ｄ−ＢＵＳ上に出力される受信データｒｘｄは、半二重
非同期通信の伝送フォーマットに拘らず、データバスの
下位ビット〜上位ビットに対して、ＩＣカード１０側か
ら供給されたデータの下位ビット〜上位ビットが対応さ
れている。
は、ＩＣカード１０側から供給されるフォーマット指定
データの検出回路を備えている。そして、受信データレ
ジスタ部４１は、フォーマット指定データを受信した場
合は、受信データがある旨の信号４１ａを発生しない。
また、受信データレジスタ部４１は、フォーマット指定
データに基づいて指定されたフォーマットに対応して、
受信バッファの下位ビット〜上位ビットのデータの各格
納位置に、受信データの下位ビット〜上位ビットのデー
タを格納するようにしている。したがって、データバス
Ｄ−ＢＵＳ上に出力される受信データｒｘｄは、半二重
非同期通信の伝送フォーマットに拘らず、データバスの
下位ビット〜上位ビットに対して、ＩＣカード１０側か
ら供給されたデータの下位ビット〜上位ビットが対応さ
れている。
【００１８】送信データレジスタ部４２は、データバス
Ｄ−ＢＵＳを介してＣＰＵ２１から供給される送信デー
タｔｘｄを一時記憶するための送信バッファメモリを備
える。この送信データレジスタ部４２は、送受信部５０
によって送信バッファメモリに格納した送信データＴＸ
Ｄが送信されると、送信バッファメモリが空き状態であ
ることを示す信号４２ａを状態データレジスタ部４３へ
供給する。また、この送信データレジスタ部４２は、レ
ジスタ制御部４５から送信データ読み込み指令４５ｂが
供給されると、データバスＤ−ＢＵＳ上に供給されてい
る送信データｔｘｄを送信バッファメモリに読み込む。
Ｄ−ＢＵＳを介してＣＰＵ２１から供給される送信デー
タｔｘｄを一時記憶するための送信バッファメモリを備
える。この送信データレジスタ部４２は、送受信部５０
によって送信バッファメモリに格納した送信データＴＸ
Ｄが送信されると、送信バッファメモリが空き状態であ
ることを示す信号４２ａを状態データレジスタ部４３へ
供給する。また、この送信データレジスタ部４２は、レ
ジスタ制御部４５から送信データ読み込み指令４５ｂが
供給されると、データバスＤ−ＢＵＳ上に供給されてい
る送信データｔｘｄを送信バッファメモリに読み込む。
【００１９】状態データレジスタ部４３は、受信データ
レジスタ部４１から供給される受信データがある旨の信
号４１ａ、ならびに、送信データレジスタ部４２から供
給される送信バッファメモリが空き状態であることを示
す信号４２ａに基づいて、受信データの有無、ならび
に、新たな送信データの受入れが可能か否かの送信に係
る状態を管理し記憶している。そして、この状態データ
レジスタ部４３は、レジスタ制御部４５から送受信状態
出力要求４５ｃが供給されると、受信データの有無なら
びに送信データの受入れが可能か否かの送受信に係る状
態データＳＴＤを、データバスＤ−ＢＵＳ上に供給す
る。
レジスタ部４１から供給される受信データがある旨の信
号４１ａ、ならびに、送信データレジスタ部４２から供
給される送信バッファメモリが空き状態であることを示
す信号４２ａに基づいて、受信データの有無、ならび
に、新たな送信データの受入れが可能か否かの送信に係
る状態を管理し記憶している。そして、この状態データ
レジスタ部４３は、レジスタ制御部４５から送受信状態
出力要求４５ｃが供給されると、受信データの有無なら
びに送信データの受入れが可能か否かの送受信に係る状
態データＳＴＤを、データバスＤ−ＢＵＳ上に供給す
る。
【００２０】制御データレジスタ部４４は、ＣＰＵ２１
から供給される制御データを格納するレジスタを備え
る。この制御データレジスタ部４４は、レジスタ制御部
４５から制御データ読み込み指令４５ｄが供給される
と、データバスＤ−ＢＵＳ上に供給される制御データＣ
ＴＲを読み込み一時記憶する。そして、この制御データ
レジスタ部４４は、読み込んだ制御データＣＴＲがＩＣ
カード１０に対するアクセス要求である場合は、ＩＣカ
ード１０を動作状態に制御するためのリセット信号ｒｓ
ｔをリセット端子ＲＳＴを介してＩＣカード１０側へ供
給するとともに、クロック供給指令４４ａを送受信部５
０へ供給して、ＩＣカード１０に対するクロック供給を
行なわせる。
から供給される制御データを格納するレジスタを備え
る。この制御データレジスタ部４４は、レジスタ制御部
４５から制御データ読み込み指令４５ｄが供給される
と、データバスＤ−ＢＵＳ上に供給される制御データＣ
ＴＲを読み込み一時記憶する。そして、この制御データ
レジスタ部４４は、読み込んだ制御データＣＴＲがＩＣ
カード１０に対するアクセス要求である場合は、ＩＣカ
ード１０を動作状態に制御するためのリセット信号ｒｓ
ｔをリセット端子ＲＳＴを介してＩＣカード１０側へ供
給するとともに、クロック供給指令４４ａを送受信部５
０へ供給して、ＩＣカード１０に対するクロック供給を
行なわせる。
【００２１】レジスタ制御部４５は、アドレスバスＡ−
ＢＵＳ上のアドレスデータを監視し、受信データレジス
タ部４１，送信データレジスタ部４２，状態データレジ
スタ部４３、制御データレジスタ部４４の各レジスタ部
に対して予め割り当てられたアドレスデータを検出す
る。レジスタ制御部４５は、このアドレスデータの検出
により、制御バスＣ−ＢＵＳ上に供給される読み出しタ
イミング信号，書き込みタイミング信号に基づいて、ア
ドレスデータによって指定された各レジスタ部４１〜４
４に対する指令（受信データ出力指令４５ａ，送信デー
タ読み込み指令４５ｂ，送受信状態出力要求４５ｃ，制
御データ読み込み指令４５ｄ）を生成して出力する。
ＢＵＳ上のアドレスデータを監視し、受信データレジス
タ部４１，送信データレジスタ部４２，状態データレジ
スタ部４３、制御データレジスタ部４４の各レジスタ部
に対して予め割り当てられたアドレスデータを検出す
る。レジスタ制御部４５は、このアドレスデータの検出
により、制御バスＣ−ＢＵＳ上に供給される読み出しタ
イミング信号，書き込みタイミング信号に基づいて、ア
ドレスデータによって指定された各レジスタ部４１〜４
４に対する指令（受信データ出力指令４５ａ，送信デー
タ読み込み指令４５ｂ，送受信状態出力要求４５ｃ，制
御データ読み込み指令４５ｄ）を生成して出力する。
【００２２】半二重非同期通信の送受信部５０は、デー
タ入出力端子Ｉ／Ｏを介してＩＣカード１０側から供給
されるシリアルビット信号をパラレルビット信号へ変換
し、変換したデータを受信データＲＸＤとして出力する
直列−並列変換部５１と、送信状態と受信状態との切り
替えを制御する送受切替制御部５２と、受信時に受信デ
ータに基づいて内部パリティビットのデータ５３ｂを生
成するとともに、送信状態ではパリティビットを付加し
た送信データ５３ａを生成するパリティ生成部５３を備
える。送受信部５０は、再送要求信号５４ａの生成なら
びに送出を行なう再送要求生成部５４と、パリティビッ
トが付加されたパラレルビットの送信データ５３ａをシ
リアルビットの送信データ５５ａへ変換する並列−直列
変換部５５と、送信データ５５ａならびに再送要求信号
５４ａをデータ入出力端子Ｉ／Ｏを介してＩＣカード１
０側へ送出する送信バッファ部５６と、送受信に必要な
各種のタイミング信号５７ａを生成するタイミング信号
生成部５７を備える。さらに、送受信部５０は、電子機
器２０側から供給されるマスタークロックＭＣＫを分周
し、クロック端子ＣＬＫを介してＩＣカード１０側へク
ロック信号ｃｌｋを供給するとともに、タイミング信号
生成部５７へタイミング生成に必要な基準クロック５８
ａを供給するクロック分周部５８を備える。
タ入出力端子Ｉ／Ｏを介してＩＣカード１０側から供給
されるシリアルビット信号をパラレルビット信号へ変換
し、変換したデータを受信データＲＸＤとして出力する
直列−並列変換部５１と、送信状態と受信状態との切り
替えを制御する送受切替制御部５２と、受信時に受信デ
ータに基づいて内部パリティビットのデータ５３ｂを生
成するとともに、送信状態ではパリティビットを付加し
た送信データ５３ａを生成するパリティ生成部５３を備
える。送受信部５０は、再送要求信号５４ａの生成なら
びに送出を行なう再送要求生成部５４と、パリティビッ
トが付加されたパラレルビットの送信データ５３ａをシ
リアルビットの送信データ５５ａへ変換する並列−直列
変換部５５と、送信データ５５ａならびに再送要求信号
５４ａをデータ入出力端子Ｉ／Ｏを介してＩＣカード１
０側へ送出する送信バッファ部５６と、送受信に必要な
各種のタイミング信号５７ａを生成するタイミング信号
生成部５７を備える。さらに、送受信部５０は、電子機
器２０側から供給されるマスタークロックＭＣＫを分周
し、クロック端子ＣＬＫを介してＩＣカード１０側へク
ロック信号ｃｌｋを供給するとともに、タイミング信号
生成部５７へタイミング生成に必要な基準クロック５８
ａを供給するクロック分周部５８を備える。
【００２３】送受切替制御部５２は、送信データレジス
タ部４２に送信すべきデータが格納されていない場合
は、送受信部５０を受信待機状態に制御する。受信待機
状態において送受切替制御部５２は、データ入出力端子
Ｉ／Ｏ端子の信号を監視しており、ＩＣカード１０側か
ら送信されたスタートビット３１を検出すると、スター
トビット検出パルス信号５２ａを生成し、生成したスタ
ートビット検出パルス信号５２ａをタイミング信号生成
部５７へ供給する。
タ部４２に送信すべきデータが格納されていない場合
は、送受信部５０を受信待機状態に制御する。受信待機
状態において送受切替制御部５２は、データ入出力端子
Ｉ／Ｏ端子の信号を監視しており、ＩＣカード１０側か
ら送信されたスタートビット３１を検出すると、スター
トビット検出パルス信号５２ａを生成し、生成したスタ
ートビット検出パルス信号５２ａをタイミング信号生成
部５７へ供給する。
【００２４】タイミング信号生成部５７は、スタートビ
ット検出パルス信号５２ａに基づいて、このタイミング
信号生成部５７内に設けられたカウンタをリセットする
ことで、カウンタを利用した各種のタイミング信号生成
回路から、受信データのビットタイミングに同期させた
各種のタイミング信号５７ａを出力する。
ット検出パルス信号５２ａに基づいて、このタイミング
信号生成部５７内に設けられたカウンタをリセットする
ことで、カウンタを利用した各種のタイミング信号生成
回路から、受信データのビットタイミングに同期させた
各種のタイミング信号５７ａを出力する。
【００２５】直列−並列変換部５１は、シリアル入力−
パラレル出力型のシフトレジスタを備える。この直列−
並列変換部５１は、タイミング信号生成部５７から供給
される受信データ取り込みタイミング信号５７ａ１に基
づいて、ＩＣカード１０側から送信されたデータビット
Ｄ１〜Ｄ８ならびにパリティビット３２のデータを順次
取り込む。そして、直列−並列変換部５１は、受信デー
タチェックバス５１ａを介して、受信した各データビッ
トＤ１〜Ｄ８の各データ５１ａｄをパリティ生成部５３
へ供給し、また受信したパリティビットのデータ５１ａ
ｐを再送要求生成部５４へそれぞれ供給する。
パラレル出力型のシフトレジスタを備える。この直列−
並列変換部５１は、タイミング信号生成部５７から供給
される受信データ取り込みタイミング信号５７ａ１に基
づいて、ＩＣカード１０側から送信されたデータビット
Ｄ１〜Ｄ８ならびにパリティビット３２のデータを順次
取り込む。そして、直列−並列変換部５１は、受信デー
タチェックバス５１ａを介して、受信した各データビッ
トＤ１〜Ｄ８の各データ５１ａｄをパリティ生成部５３
へ供給し、また受信したパリティビットのデータ５１ａ
ｐを再送要求生成部５４へそれぞれ供給する。
【００２６】送受切替制御部５２は、送受状態指示バス
５２ｂを介して、受信状態にあるときは受信状態である
ことを示す受信モード信号５２ｂＲを、送信状態にある
ときは送信状態であることを示す送信モード信号５２ｂ
Ｔを、各回路部へ供給している。
５２ｂを介して、受信状態にあるときは受信状態である
ことを示す受信モード信号５２ｂＲを、送信状態にある
ときは送信状態であることを示す送信モード信号５２ｂ
Ｔを、各回路部へ供給している。
【００２７】パリティ生成部５３は、送受状態指示バス
５２ｂを介して供給される受信モード信号５２ｂＲに基
づいて受信モードにあることを検出した場合は、受信デ
ータチェックバス５１ａを介して供給される受信データ
５１ａｄ（Ｄ１〜Ｄ８）に基づいてパリティビットデー
タ５３ｂを生成して、生成したパリティビットデータ５
３ｂを再送要求生成部５４へ供給する。
５２ｂを介して供給される受信モード信号５２ｂＲに基
づいて受信モードにあることを検出した場合は、受信デ
ータチェックバス５１ａを介して供給される受信データ
５１ａｄ（Ｄ１〜Ｄ８）に基づいてパリティビットデー
タ５３ｂを生成して、生成したパリティビットデータ５
３ｂを再送要求生成部５４へ供給する。
【００２８】再送要求生成部５４は、送受状態指示バス
５２ｂを介して供給される受信モード信号５２ｂＲに基
づいて受信モードにあることを検出した場合は、パリテ
ィ生成部５３から供給されるパリティビットデータ５３
ｂと、受信データチェックバス５１ａを介して供給され
る受信パリティビットデータ５１ａｐとを比較し、両者
のパリティビットデータが一致した場合はパリティ一致
検出信号５４ｂを出力し、不一致の場合はＬレベルの再
送要求信号５４ａを生成して出力する。
５２ｂを介して供給される受信モード信号５２ｂＲに基
づいて受信モードにあることを検出した場合は、パリテ
ィ生成部５３から供給されるパリティビットデータ５３
ｂと、受信データチェックバス５１ａを介して供給され
る受信パリティビットデータ５１ａｐとを比較し、両者
のパリティビットデータが一致した場合はパリティ一致
検出信号５４ｂを出力し、不一致の場合はＬレベルの再
送要求信号５４ａを生成して出力する。
【００２９】再送要求生成部５４は、タイミング信号生
成部５７から供給される再送要求送出タイミング信号５
７ａ２に基づいて、図５に示した再送要求送出タイミン
グで再送要求信号５４ａを生成し出力する。この再送要
求信号５４ａは、ワイヤードオア回路Ｗ１を介して送信
バッファ部５６の送信許可端子５６ａへ供給されるとと
もに、ワイヤードオア回路Ｗ２を介して送信バッファ部
５６の送信データ入力端子５６ｂへ供給される。
成部５７から供給される再送要求送出タイミング信号５
７ａ２に基づいて、図５に示した再送要求送出タイミン
グで再送要求信号５４ａを生成し出力する。この再送要
求信号５４ａは、ワイヤードオア回路Ｗ１を介して送信
バッファ部５６の送信許可端子５６ａへ供給されるとと
もに、ワイヤードオア回路Ｗ２を介して送信バッファ部
５６の送信データ入力端子５６ｂへ供給される。
【００３０】送信バッファ部５６は、送信許可端子５６
ａに供給される信号がＨレベルの場合は、出力端子５６
ｃを高インピーダンス状態に保持し、送信許可端子５６
ａに供給される信号がＬレベルの場合は、送信データ入
力端子５６ｂに供給される論理レベルの信号をデータ入
出力端子Ｉ／Ｏを介してＩＣカード１０側へ送出するよ
う構成されている。
ａに供給される信号がＨレベルの場合は、出力端子５６
ｃを高インピーダンス状態に保持し、送信許可端子５６
ａに供給される信号がＬレベルの場合は、送信データ入
力端子５６ｂに供給される論理レベルの信号をデータ入
出力端子Ｉ／Ｏを介してＩＣカード１０側へ送出するよ
う構成されている。
【００３１】直列−並列変換部５１は、再送要求生成部
５４からパリティ一致検出信号５４ｂが供給されると、
シフトレジスタ内に格納してあるデータビットＤ１〜Ｄ
８のデータ（受信キャラクタデータ）を受信データＲＸ
Ｄとして、受信データレジスタ部４１へ供給し、受信デ
ータレジスタ部４１に格納させる。
５４からパリティ一致検出信号５４ｂが供給されると、
シフトレジスタ内に格納してあるデータビットＤ１〜Ｄ
８のデータ（受信キャラクタデータ）を受信データＲＸ
Ｄとして、受信データレジスタ部４１へ供給し、受信デ
ータレジスタ部４１に格納させる。
【００３２】送受切替制御部５２は、受信待機状態にお
いて、送信データバス５２ｃを介して送信データレジス
タ部４２に未送信の送信データＴＸＤがあるか否かをチ
ェックしている。送受切替制御部５２は、送信データレ
ジスタ部４２に未送信の送信データＴＸＤがある場合
は、送信状態であることを示す送信モード信号５２ｂＴ
を各回路部へ供給するとともに、送信データレジスタ部
４２から送信データＴＸＤを取り込んで、取り込んだ送
信データＴＸＤを送信データ５２ｄとしてパリティ生成
部５３へ供給する。
いて、送信データバス５２ｃを介して送信データレジス
タ部４２に未送信の送信データＴＸＤがあるか否かをチ
ェックしている。送受切替制御部５２は、送信データレ
ジスタ部４２に未送信の送信データＴＸＤがある場合
は、送信状態であることを示す送信モード信号５２ｂＴ
を各回路部へ供給するとともに、送信データレジスタ部
４２から送信データＴＸＤを取り込んで、取り込んだ送
信データＴＸＤを送信データ５２ｄとしてパリティ生成
部５３へ供給する。
【００３３】パリティ生成部５３は、送信モード信号５
２ｂＴに基づいて送信モードであることを検出した場合
は、送受切替制御部５２から供給される送信データ５２
ｄ（ＴＸＤ）に対してパリティビットデータを生成し、
パリティビットを付加した送信データ５３ａを並列−直
列変換部５５へ供給する。
２ｂＴに基づいて送信モードであることを検出した場合
は、送受切替制御部５２から供給される送信データ５２
ｄ（ＴＸＤ）に対してパリティビットデータを生成し、
パリティビットを付加した送信データ５３ａを並列−直
列変換部５５へ供給する。
【００３４】並列−直列変換部５５は、パラレル入力−
シリアル出力型のシフトレジスタを備え、このシフトレ
ジスタにパリティ生成部５３から供給されるパリティビ
ットを付加した送信データ５３ａを格納する。また並列
−直列変換部５５は、先頭ビットにＬレベルのスタート
ビットを付加し、タイミング信号生成部５７から供給さ
れる送信タイミング信号５７ａ３に基づいて、シリアル
ビットの送信データ５５ａを生成するとともにこの送信
データ５５ａを、ワイアードオア回路Ｗ２を介して、送
信バッファ部５６の送信データ入力端子５６ｂへ供給す
る。
シリアル出力型のシフトレジスタを備え、このシフトレ
ジスタにパリティ生成部５３から供給されるパリティビ
ットを付加した送信データ５３ａを格納する。また並列
−直列変換部５５は、先頭ビットにＬレベルのスタート
ビットを付加し、タイミング信号生成部５７から供給さ
れる送信タイミング信号５７ａ３に基づいて、シリアル
ビットの送信データ５５ａを生成するとともにこの送信
データ５５ａを、ワイアードオア回路Ｗ２を介して、送
信バッファ部５６の送信データ入力端子５６ｂへ供給す
る。
【００３５】送受切替制御部５２は、送信モードにある
ときは、Ｌレベルの送信バッファ動作指令信号５２ｂ１
を、ワイアードオア回路Ｗ２を介して、送信バッファ部
５６の送信許可端子５６ａへ供給して、送信バッファ部
５６を動作可能な状態に制御している。したがって、並
列−直列変換部５５から出力された送信データ５５ａ
は、送信バッファ部５６を介してデータ入出力端子Ｉ／
ＯからＩＣカード１０側へ送出される。
ときは、Ｌレベルの送信バッファ動作指令信号５２ｂ１
を、ワイアードオア回路Ｗ２を介して、送信バッファ部
５６の送信許可端子５６ａへ供給して、送信バッファ部
５６を動作可能な状態に制御している。したがって、並
列−直列変換部５５から出力された送信データ５５ａ
は、送信バッファ部５６を介してデータ入出力端子Ｉ／
ＯからＩＣカード１０側へ送出される。
【００３６】図７は従来のＩＣカードインタフェース装
置４０の動作を示すフローチャートである。ＩＣカード
インタフェース装置４０は、電源が投入されると受信待
機状態となり、この受信待機状態ではスタートビットの
検出動作が継続される（ステップＳ１）。ＩＣカードイ
ンタフェース装置４０は、ステップＳ１で、ＩＣカード
１０側から送信されたスタートビットを検出すると、ス
テップＳ２でスタートビットに続いて送信されるデータ
を受信する。ＩＣカードインタフェース装置４０は、受
信した各ビットデータＤ１〜Ｄ８に基づいて、内部パリ
ティデータを生成する（ステップＳ３）。
置４０の動作を示すフローチャートである。ＩＣカード
インタフェース装置４０は、電源が投入されると受信待
機状態となり、この受信待機状態ではスタートビットの
検出動作が継続される（ステップＳ１）。ＩＣカードイ
ンタフェース装置４０は、ステップＳ１で、ＩＣカード
１０側から送信されたスタートビットを検出すると、ス
テップＳ２でスタートビットに続いて送信されるデータ
を受信する。ＩＣカードインタフェース装置４０は、受
信した各ビットデータＤ１〜Ｄ８に基づいて、内部パリ
ティデータを生成する（ステップＳ３）。
【００３７】ＩＣカードインタフェース装置４０は、デ
ータビットＤ１〜Ｄ８に続いて送信されるパリティビッ
トを受信すると（ステップＳ４）、生成した内部パリテ
ィデータと受信したパリティデータとを比較する（ステ
ップＳ５）。ＩＣカードインタフェース装置４０は、パ
リティデータが不一致の場合には、ステップＳ６で再送
要求５４ａを発生した後に、ステップＳ１へ戻って再送
されるデータの受信に備える。ＩＣカードインタフェー
ス装置４０は、パリティデータが一致した場合は、受信
したデータＤ１〜Ｄ８を受信データレジスタ部４１へ格
納し（ステップＳ７）、データ受信フラグをセットし
（ステップＳ８）、ステップＳ１へ戻って次にデータ受
信に備える。または、ＩＣカードインタフェース装置４
０は、ステップＳ８で、データ受信フラグをセットした
後は、ＣＰＵ２１がデータ受信フラグを検出して、受信
データレジスタ部４１に格納した受信データを取り込む
まで、受信動作を停止させる。
ータビットＤ１〜Ｄ８に続いて送信されるパリティビッ
トを受信すると（ステップＳ４）、生成した内部パリテ
ィデータと受信したパリティデータとを比較する（ステ
ップＳ５）。ＩＣカードインタフェース装置４０は、パ
リティデータが不一致の場合には、ステップＳ６で再送
要求５４ａを発生した後に、ステップＳ１へ戻って再送
されるデータの受信に備える。ＩＣカードインタフェー
ス装置４０は、パリティデータが一致した場合は、受信
したデータＤ１〜Ｄ８を受信データレジスタ部４１へ格
納し（ステップＳ７）、データ受信フラグをセットし
（ステップＳ８）、ステップＳ１へ戻って次にデータ受
信に備える。または、ＩＣカードインタフェース装置４
０は、ステップＳ８で、データ受信フラグをセットした
後は、ＣＰＵ２１がデータ受信フラグを検出して、受信
データレジスタ部４１に格納した受信データを取り込む
まで、受信動作を停止させる。
【００３８】なお、データ受信フラグのセットとは、デ
ータ受信レジスタ部４１に受信データが格納されること
で、受信データがある旨の信号４１ａが出力されるこ
と、ならびに、この受信データがある旨の信号４１ａに
よって、状態レジスタ部４３が受信データある状態にセ
ットされることをいう。
ータ受信レジスタ部４１に受信データが格納されること
で、受信データがある旨の信号４１ａが出力されるこ
と、ならびに、この受信データがある旨の信号４１ａに
よって、状態レジスタ部４３が受信データある状態にセ
ットされることをいう。
【００３９】
【発明が解決しようとする課題】以上説明したようにＩ
Ｃカード１０とＩＣカードインタフェース装置４０との
間のデータ伝送は、パリティエラーが発生した際にデー
タの再送を行なうことができる通信規約となっている
が、受信データレジスタ部４１に格納した受信データを
電子機器側のＣＰＵ２１が取り込むことができない場合
には、次の送信を一時停止させるといったデータフロー
制御が可能な通信規約とはなっていない。
Ｃカード１０とＩＣカードインタフェース装置４０との
間のデータ伝送は、パリティエラーが発生した際にデー
タの再送を行なうことができる通信規約となっている
が、受信データレジスタ部４１に格納した受信データを
電子機器側のＣＰＵ２１が取り込むことができない場合
には、次の送信を一時停止させるといったデータフロー
制御が可能な通信規約とはなっていない。
【００４０】このため、ＩＳＯ７８１６標準を適用する
ＩＣカードインタフェース装置４０では、電子機器２０
側のＣＰＵ２１が、電子機器２０側の他の処理動作のた
めに、受信データレジスタ部４１に格納した受信データ
を速やかに取り込むことができない状態を想定して、複
数段の受信データレジスタを用意しておき、ＩＣカード
１０側から順次送られてくるデータを、各受信データレ
ジスタに順次格納し、複数段の受信データレジスタが満
杯になる前に、各受信データレジスタから受信データを
順次読み出すようにする必要があった。
ＩＣカードインタフェース装置４０では、電子機器２０
側のＣＰＵ２１が、電子機器２０側の他の処理動作のた
めに、受信データレジスタ部４１に格納した受信データ
を速やかに取り込むことができない状態を想定して、複
数段の受信データレジスタを用意しておき、ＩＣカード
１０側から順次送られてくるデータを、各受信データレ
ジスタに順次格納し、複数段の受信データレジスタが満
杯になる前に、各受信データレジスタから受信データを
順次読み出すようにする必要があった。
【００４１】ここで、受信データレジスタの段数は、デ
ータの転送速度，電子機器２０側のＣＰＵ２１の処理能
力に応じて適宜設定されることになるが、増設する受信
データレジスタとそれらを制御するための制御回路が増
加することになり、ＩＣカードインタフェース装置４０
のハード構成が複雑となるとともに、消費電力の増加に
なる。
ータの転送速度，電子機器２０側のＣＰＵ２１の処理能
力に応じて適宜設定されることになるが、増設する受信
データレジスタとそれらを制御するための制御回路が増
加することになり、ＩＣカードインタフェース装置４０
のハード構成が複雑となるとともに、消費電力の増加に
なる。
【００４２】特に、ＩＣカード１０を利用する電子機器
２０が、例えば携帯電話装置などの電池駆動型の機器で
ある場合には、ＩＣカードインタフェース装置４０を構
成する専用ＩＣ内部のゲート数の増加、ならびに、ゲー
ト数の増加に伴う消費電力の増加は、電子機器の経済
化、小型化、ならびに、通話時間の長時間化に反するこ
ととなるので、ＩＣカードインタフェース装置４０のハ
ード規模の増加は好ましくない。
２０が、例えば携帯電話装置などの電池駆動型の機器で
ある場合には、ＩＣカードインタフェース装置４０を構
成する専用ＩＣ内部のゲート数の増加、ならびに、ゲー
ト数の増加に伴う消費電力の増加は、電子機器の経済
化、小型化、ならびに、通話時間の長時間化に反するこ
ととなるので、ＩＣカードインタフェース装置４０のハ
ード規模の増加は好ましくない。
【００４３】また、複数段の受信データレジスタを設け
ないようにするために、処理速度の高いＣＰＵを採用す
ることも考えられるが、一般に処理速度を高くすると消
費電力が増加するので、電池動作型の電子機器では、電
池での連続動作時間との兼ね合いで、高速のＣＰＵを採
用できない場合がある。一方、データ伝送処理を最優先
で行なうことも考えられるが、電子機器の操作入力に対
する応答遅れ等が発生する虞れもあり、望ましくない。
ないようにするために、処理速度の高いＣＰＵを採用す
ることも考えられるが、一般に処理速度を高くすると消
費電力が増加するので、電池動作型の電子機器では、電
池での連続動作時間との兼ね合いで、高速のＣＰＵを採
用できない場合がある。一方、データ伝送処理を最優先
で行なうことも考えられるが、電子機器の操作入力に対
する応答遅れ等が発生する虞れもあり、望ましくない。
【００４４】この発明はこのような課題を解決するため
なされたもので、受信データレジスタ等のハード構成を
増加させることなく、ＩＣカード側から供給されるデー
タを確実に受信することのできるＩＣカードインタフェ
ース装置を提供することを目的とする。
なされたもので、受信データレジスタ等のハード構成を
増加させることなく、ＩＣカード側から供給されるデー
タを確実に受信することのできるＩＣカードインタフェ
ース装置を提供することを目的とする。
【００４５】
【課題を解決するための手段】前記課題を解決するため
この発明にＩＣカードインタフェース装置は、受信デー
タレジスタに受信データが格納されている場合は、パリ
ティエラーに伴う再送要求を利用して同一データの再送
をＩＣカード側へ供給することで、受信データのフロー
制御（受信データの取りこぼしをなくす制御）を行なう
再送要求生成部を備えたことを特徴とする。
この発明にＩＣカードインタフェース装置は、受信デー
タレジスタに受信データが格納されている場合は、パリ
ティエラーに伴う再送要求を利用して同一データの再送
をＩＣカード側へ供給することで、受信データのフロー
制御（受信データの取りこぼしをなくす制御）を行なう
再送要求生成部を備えたことを特徴とする。
【００４６】再送要求生成部は、受信データレジスタに
格納された受信データを、電子機器側のＣＰＵが取り込
まない状態では、パリティエラーに伴う再送要求を利用
して同一データの再送をＩＣカード側へ供給する。よっ
て、ＩＣカードインタフェース装置は、電子機器側のＣ
ＰＵが他の処理のために受信データレジスタに格納され
た受信データの取り込み処理が遅れても、ＩＣカード側
から供給されるデータを電子機器側のＣＰＵが確実に取
り込み得るようにする。
格納された受信データを、電子機器側のＣＰＵが取り込
まない状態では、パリティエラーに伴う再送要求を利用
して同一データの再送をＩＣカード側へ供給する。よっ
て、ＩＣカードインタフェース装置は、電子機器側のＣ
ＰＵが他の処理のために受信データレジスタに格納され
た受信データの取り込み処理が遅れても、ＩＣカード側
から供給されるデータを電子機器側のＣＰＵが確実に取
り込み得るようにする。
【００４７】このように、ＩＣカードインタフェース装
置は、パリティエラーに伴う再送要求を利用して、受信
データのフロー制御を行なうことから、ハード構成を増
加させることなく、受信データのフロー制御を行なうこ
とができる。
置は、パリティエラーに伴う再送要求を利用して、受信
データのフロー制御を行なうことから、ハード構成を増
加させることなく、受信データのフロー制御を行なうこ
とができる。
【００４８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて添付図面に基づいて説明する。図１はこの発明に係
るＩＣカードインタフェース装置６０のブロック構成図
である。なお、同図において、上述した従来のＩＣカー
ドインタフェース装置４０と対応する構成については、
同一符号を用いている。
いて添付図面に基づいて説明する。図１はこの発明に係
るＩＣカードインタフェース装置６０のブロック構成図
である。なお、同図において、上述した従来のＩＣカー
ドインタフェース装置４０と対応する構成については、
同一符号を用いている。
【００４９】ＩＣカードインタフェース装置６０は、送
受信部７０内の再送要求生成部８０を、図６に示した従
来のＩＣカードインタフェース装置４０と異なる構成と
している。再送要求生成部８０は、受信モードにおい
て、受信データレジスタ部４１から出力されるバッファ
メモリに受信データがある旨の信号（データ受信フラ
グ）４１ａの供給を受けている状態では、データ受信の
たび毎に、再送要求信号８０ａを出力するよう構成して
いる。
受信部７０内の再送要求生成部８０を、図６に示した従
来のＩＣカードインタフェース装置４０と異なる構成と
している。再送要求生成部８０は、受信モードにおい
て、受信データレジスタ部４１から出力されるバッファ
メモリに受信データがある旨の信号（データ受信フラ
グ）４１ａの供給を受けている状態では、データ受信の
たび毎に、再送要求信号８０ａを出力するよう構成して
いる。
【００５０】すなわちＩＣカードインタフェース装置６
０は、図４に示した電子機器２０側のＣＰＵ２１のデー
タバスＤ−ＢＵＳにそれぞれ接続された受信データレジ
スタ部４１と、送信データレジスタ部４２と、状態デー
タレジスタ部４３と、制御データレジスタ部４４と、電
子機器側のＣＰＵ２１のアドレスバスＡ−ＢＵＳならび
に制御バスＣ−ＢＵＳに接続されたレジスタ制御部４５
と、半二重非同期通信の送受信部７０とを備えている。
０は、図４に示した電子機器２０側のＣＰＵ２１のデー
タバスＤ−ＢＵＳにそれぞれ接続された受信データレジ
スタ部４１と、送信データレジスタ部４２と、状態デー
タレジスタ部４３と、制御データレジスタ部４４と、電
子機器側のＣＰＵ２１のアドレスバスＡ−ＢＵＳならび
に制御バスＣ−ＢＵＳに接続されたレジスタ制御部４５
と、半二重非同期通信の送受信部７０とを備えている。
【００５１】受信データレジスタ部４１は、送受信部７
０から出力された受信データＲＸＤを一時記憶するため
の受信バッファメモリを備える。この受信データレジス
タ部４１は、ＣＰＵ２１に対して未転送の受信データが
バッファメモリにある場合は、このバッファメモリに受
信データがある旨の信号（データ受信フラグ）４１ａを
状態データレジスタ部４３へ供給する。
０から出力された受信データＲＸＤを一時記憶するため
の受信バッファメモリを備える。この受信データレジス
タ部４１は、ＣＰＵ２１に対して未転送の受信データが
バッファメモリにある場合は、このバッファメモリに受
信データがある旨の信号（データ受信フラグ）４１ａを
状態データレジスタ部４３へ供給する。
【００５２】また、この受信データレジスタ部４１は、
レジスタ制御部４５から受信データ出力指令４５ａが供
給されると、バッファメモリに格納してある受信データ
ｒｘｄをデータバスＤ−ＢＵＳへ出力する。さらに、受
信データレジスタ部４１は、受信データｒｘｄをデータ
バスＤ−ＢＵＳへ出力した後は、状態データレジスタ部
４３へのバッファメモリに受信データがある旨の信号
（データ受信フラグ）４１ａの出力を停止する。
レジスタ制御部４５から受信データ出力指令４５ａが供
給されると、バッファメモリに格納してある受信データ
ｒｘｄをデータバスＤ−ＢＵＳへ出力する。さらに、受
信データレジスタ部４１は、受信データｒｘｄをデータ
バスＤ−ＢＵＳへ出力した後は、状態データレジスタ部
４３へのバッファメモリに受信データがある旨の信号
（データ受信フラグ）４１ａの出力を停止する。
【００５３】この受信データレジスタ部４１は、ＩＣカ
ード１０側から供給されるフォーマット指定データの検
出回路を備えている。そして、受信データレジスタ部４
１は、フォーマット指定データを受信した場合は、受信
データがある旨の信号４１ａを発生しない。また、受信
データレジスタ部４１は、フォーマット指定データに基
づいて指定されたフォーマットに対応して、受信バッフ
ァの下位ビット〜上位ビットのデータの各格納位置に、
受信データの下位ビット〜上位ビットのデータを格納す
るようにしている。したがって、データバスＤ−ＢＵＳ
上に出力される受信データｒｘｄは、半二重非同期通信
の伝送フォーマットに拘らず、データバスの下位ビット
〜上位ビットに対して、ＩＣカード１０側から供給され
たデータの下位ビット〜上位ビットが対応されている。
ード１０側から供給されるフォーマット指定データの検
出回路を備えている。そして、受信データレジスタ部４
１は、フォーマット指定データを受信した場合は、受信
データがある旨の信号４１ａを発生しない。また、受信
データレジスタ部４１は、フォーマット指定データに基
づいて指定されたフォーマットに対応して、受信バッフ
ァの下位ビット〜上位ビットのデータの各格納位置に、
受信データの下位ビット〜上位ビットのデータを格納す
るようにしている。したがって、データバスＤ−ＢＵＳ
上に出力される受信データｒｘｄは、半二重非同期通信
の伝送フォーマットに拘らず、データバスの下位ビット
〜上位ビットに対して、ＩＣカード１０側から供給され
たデータの下位ビット〜上位ビットが対応されている。
【００５４】送信データレジスタ部４２は、ＣＰＵ２１
から供給される送信データｔｘｄを一時記憶するための
送信バッファメモリを備える。この送信データレジスタ
部４２は、送受信部７０によって送信バッファメモリに
格納した送信データＴＸＤが送信されると、送信バッフ
ァメモリが空き状態であることを示す信号４２ａを状態
データレジスタ部４３へ供給する。また、この送信デー
タレジスタ部４２は、レジスタ制御部４５から送信デー
タ読み込み指令４５ｂが供給されると、データバスＤ−
ＢＵＳ上に供給されている送信データｔｘｄを送信バッ
ファメモリに読み込む。
から供給される送信データｔｘｄを一時記憶するための
送信バッファメモリを備える。この送信データレジスタ
部４２は、送受信部７０によって送信バッファメモリに
格納した送信データＴＸＤが送信されると、送信バッフ
ァメモリが空き状態であることを示す信号４２ａを状態
データレジスタ部４３へ供給する。また、この送信デー
タレジスタ部４２は、レジスタ制御部４５から送信デー
タ読み込み指令４５ｂが供給されると、データバスＤ−
ＢＵＳ上に供給されている送信データｔｘｄを送信バッ
ファメモリに読み込む。
【００５５】状態データレジスタ部４３は、受信データ
レジスタ部４１から供給される受信データがある旨の信
号（データ受信フラグ）４１ａ、ならびに、送信データ
レジスタ部４２から供給される送信バッファメモリが空
き状態であることを示す信号４２ａに基づいて、受信デ
ータの有無、ならびに、新たな送信データの受入れが可
能か否かの送信に係る状態を管理し記憶している。そし
て、この状態データレジスタ部４３は、レジスタ制御部
４５から送受信状態出力要求４５ｃが供給されると、受
信データの有無ならびに送信データの受入れが可能か否
かの送受信に係る状態データＳＴＤを、データバスＤ−
ＢＵＳ上に供給する。
レジスタ部４１から供給される受信データがある旨の信
号（データ受信フラグ）４１ａ、ならびに、送信データ
レジスタ部４２から供給される送信バッファメモリが空
き状態であることを示す信号４２ａに基づいて、受信デ
ータの有無、ならびに、新たな送信データの受入れが可
能か否かの送信に係る状態を管理し記憶している。そし
て、この状態データレジスタ部４３は、レジスタ制御部
４５から送受信状態出力要求４５ｃが供給されると、受
信データの有無ならびに送信データの受入れが可能か否
かの送受信に係る状態データＳＴＤを、データバスＤ−
ＢＵＳ上に供給する。
【００５６】したがって、電子機器２０側のＣＰＵ２１
は、状態データレジスタ部４３内のデータを読み出すこ
とで、受信データの有無（データ受信フラグがセットさ
れているか否か）、ならびに、送信データの受入れが可
能か否かの送受信に係る状態を把握することができる。
は、状態データレジスタ部４３内のデータを読み出すこ
とで、受信データの有無（データ受信フラグがセットさ
れているか否か）、ならびに、送信データの受入れが可
能か否かの送受信に係る状態を把握することができる。
【００５７】制御データレジスタ部４４は、ＣＰＵ２１
から供給される制御データを格納するレジスタを備え
る。この制御データレジスタ部４４は、レジスタ制御部
４５から制御データ読み込み指令４５ｄが供給される
と、データバスＤ−ＢＵＳ上に供給される制御データＣ
ＴＲを読み込み一時記憶する。そして、この制御データ
レジスタ部４４は、読み込んだ制御データＣＴＲがＩＣ
カード１０に対するアクセス要求である場合は、ＩＣカ
ード１０を動作状態に制御するためのリセット信号ｒｓ
ｔをリセット端子ＲＳＴを介してＩＣカード１０側へ供
給するとともに、クロック供給指令４４ａを送受信部７
０へ供給して、ＩＣカード１０に対するクロック供給を
行なわせる。
から供給される制御データを格納するレジスタを備え
る。この制御データレジスタ部４４は、レジスタ制御部
４５から制御データ読み込み指令４５ｄが供給される
と、データバスＤ−ＢＵＳ上に供給される制御データＣ
ＴＲを読み込み一時記憶する。そして、この制御データ
レジスタ部４４は、読み込んだ制御データＣＴＲがＩＣ
カード１０に対するアクセス要求である場合は、ＩＣカ
ード１０を動作状態に制御するためのリセット信号ｒｓ
ｔをリセット端子ＲＳＴを介してＩＣカード１０側へ供
給するとともに、クロック供給指令４４ａを送受信部７
０へ供給して、ＩＣカード１０に対するクロック供給を
行なわせる。
【００５８】レジスタ制御部４５は、アドレスバスＡ−
ＢＵＳ上のアドレスデータを監視し、受信データレジス
タ部４１，送信データレジスタ部４２，状態データレジ
スタ部４３、制御データレジスタ部４４の各レジスタ部
に対して予め割り当てられたアドレスデータを検出す
る。レジスタ制御部４５は、このアドレスデータの検出
により、制御バスＣ−ＢＵＳ上に供給される読み出しタ
イミング信号，書き込みタイミング信号に基づいて、ア
ドレスデータによって指定されたレジスタ部４１〜４４
に対する指令（受信データ出力指令４５ａ，送信データ
読み込み指令４５ｂ，送受信状態出力要求４５ｃ，制御
データ読み込み指令４５ｄ）を生成して出力する。
ＢＵＳ上のアドレスデータを監視し、受信データレジス
タ部４１，送信データレジスタ部４２，状態データレジ
スタ部４３、制御データレジスタ部４４の各レジスタ部
に対して予め割り当てられたアドレスデータを検出す
る。レジスタ制御部４５は、このアドレスデータの検出
により、制御バスＣ−ＢＵＳ上に供給される読み出しタ
イミング信号，書き込みタイミング信号に基づいて、ア
ドレスデータによって指定されたレジスタ部４１〜４４
に対する指令（受信データ出力指令４５ａ，送信データ
読み込み指令４５ｂ，送受信状態出力要求４５ｃ，制御
データ読み込み指令４５ｄ）を生成して出力する。
【００５９】半二重非同期通信の送受信部７０は、デー
タ入出力端子Ｉ／Ｏを介してＩＣカード１０側から供給
されるシリアルビット信号をパラレルビット信号へ変換
し、変換したデータを受信データＲＸＤとして出力する
直列−並列変換部５１と、送信状態と受信状態との切り
替えを制御する送受切替制御部５２と、受信時に受信デ
ータに基づく内部パリティビットのデータ５３ｂを生成
するとともに、送信状態ではパリティビットを付加した
送信データ５３ａを生成するパリティ生成部５３とを備
える。送受信部７０は、パリティエラー発生時だけでな
く受信データレジスタ部４１内に先に受信した受信デー
タがＣＰＵ２１側から読み出されることなく残されてい
る場合に再送要求信号８０ａの生成ならびに送出を行な
う再送要求生成部８０と、パリティビットが付加された
パラレルビットの送信データ５３ａをシリアルビットの
送信データ５５ａへ変換する並列−直列変換部５５と、
送信データ５５ａならびに再送要求信号８０ａをデータ
入出力端子Ｉ／Ｏを介してＩＣカード１０側へ送出する
送信バッファ部５６と、送受信に必要な各種のタイミン
グ信号５７ａを生成するタイミング信号生成部５７を備
える。さらに送受信部７０は、電子機器２０側から供給
されるマスタークロックＭＣＫを分周し、クロック端子
ＣＬＫを介してＩＣカード１０側へクロック信号ｃｌｋ
を供給するとともに、タイミング信号生成部５７へタイ
ミング生成に必要な基準クロック５８ａを供給するクロ
ック分周部５８を備える。
タ入出力端子Ｉ／Ｏを介してＩＣカード１０側から供給
されるシリアルビット信号をパラレルビット信号へ変換
し、変換したデータを受信データＲＸＤとして出力する
直列−並列変換部５１と、送信状態と受信状態との切り
替えを制御する送受切替制御部５２と、受信時に受信デ
ータに基づく内部パリティビットのデータ５３ｂを生成
するとともに、送信状態ではパリティビットを付加した
送信データ５３ａを生成するパリティ生成部５３とを備
える。送受信部７０は、パリティエラー発生時だけでな
く受信データレジスタ部４１内に先に受信した受信デー
タがＣＰＵ２１側から読み出されることなく残されてい
る場合に再送要求信号８０ａの生成ならびに送出を行な
う再送要求生成部８０と、パリティビットが付加された
パラレルビットの送信データ５３ａをシリアルビットの
送信データ５５ａへ変換する並列−直列変換部５５と、
送信データ５５ａならびに再送要求信号８０ａをデータ
入出力端子Ｉ／Ｏを介してＩＣカード１０側へ送出する
送信バッファ部５６と、送受信に必要な各種のタイミン
グ信号５７ａを生成するタイミング信号生成部５７を備
える。さらに送受信部７０は、電子機器２０側から供給
されるマスタークロックＭＣＫを分周し、クロック端子
ＣＬＫを介してＩＣカード１０側へクロック信号ｃｌｋ
を供給するとともに、タイミング信号生成部５７へタイ
ミング生成に必要な基準クロック５８ａを供給するクロ
ック分周部５８を備える。
【００６０】送受切替制御部５２は、送信データレジス
タ部４２に送信すべきデータが格納されていない場合
は、送受信部７０を受信待機状態に制御する。受信待機
状態において、送受切替制御部５２は、データ入出力端
子Ｉ／Ｏ端子の信号を監視しており、ＩＣカード１０側
から送信されたスタートビット３１を検出すると、スタ
ートビット検出パルス信号５２ａを生成し、生成したス
タートビット検出パルス信号５２ａをタイミング信号生
成部５７へ供給する。
タ部４２に送信すべきデータが格納されていない場合
は、送受信部７０を受信待機状態に制御する。受信待機
状態において、送受切替制御部５２は、データ入出力端
子Ｉ／Ｏ端子の信号を監視しており、ＩＣカード１０側
から送信されたスタートビット３１を検出すると、スタ
ートビット検出パルス信号５２ａを生成し、生成したス
タートビット検出パルス信号５２ａをタイミング信号生
成部５７へ供給する。
【００６１】タイミング信号生成部５７は、スタートビ
ット検出パルス信号５２ａに基づいて、このタイミング
信号生成部５７内に設けられたカウンタをリセットする
ことで、カウンタを利用した各種のタイミング信号生成
回路から、受信データのビットタイミングに同期させた
各種のタイミング信号５７ａを出力する。
ット検出パルス信号５２ａに基づいて、このタイミング
信号生成部５７内に設けられたカウンタをリセットする
ことで、カウンタを利用した各種のタイミング信号生成
回路から、受信データのビットタイミングに同期させた
各種のタイミング信号５７ａを出力する。
【００６２】なお、電子機器２０側のＣＰＵ２１から制
御データレジスタ部４４へ伝送速度（ビットレート）に
係るデータを書き込むようにするとともに、制御データ
レジスタ部４４に書き込まれた伝送速度（ビットレー
ト）に係るデータを、タイミング信号生成部５７へ供給
する。タイミング信号生成部５７は、供給された伝送速
度（ビットレート）に係るデータに基づいて指定された
伝送速度に応じたビットレートでの各種のタイミング信
号５７ａを生成して出力するようにしてもよい。
御データレジスタ部４４へ伝送速度（ビットレート）に
係るデータを書き込むようにするとともに、制御データ
レジスタ部４４に書き込まれた伝送速度（ビットレー
ト）に係るデータを、タイミング信号生成部５７へ供給
する。タイミング信号生成部５７は、供給された伝送速
度（ビットレート）に係るデータに基づいて指定された
伝送速度に応じたビットレートでの各種のタイミング信
号５７ａを生成して出力するようにしてもよい。
【００６３】直列−並列変換部５１は、シリアル入力−
パラレル出力型のシフトレジスタを備える。この直列−
並列変換部５１は、タイミング信号生成部５７から供給
される受信データ取り込みタイミング信号５７ａ１に基
づいて、ＩＣカード１０側から送信されたデータビット
Ｄ１〜Ｄ８ならびにパリティビット３２のデータを順次
取り込む。そして、直列−並列変換部５１は、受信デー
タチェックバス５１ａを介して、受信した各データビッ
トＤ１〜Ｄ８の各データ５１ａｄをパリティ生成部５３
へ供給し、また受信したパリティビットのデータ５１ａ
ｐを再送要求生成部８０へそれぞれ供給する。
パラレル出力型のシフトレジスタを備える。この直列−
並列変換部５１は、タイミング信号生成部５７から供給
される受信データ取り込みタイミング信号５７ａ１に基
づいて、ＩＣカード１０側から送信されたデータビット
Ｄ１〜Ｄ８ならびにパリティビット３２のデータを順次
取り込む。そして、直列−並列変換部５１は、受信デー
タチェックバス５１ａを介して、受信した各データビッ
トＤ１〜Ｄ８の各データ５１ａｄをパリティ生成部５３
へ供給し、また受信したパリティビットのデータ５１ａ
ｐを再送要求生成部８０へそれぞれ供給する。
【００６４】送受切替制御部５２は、送受状態指示バス
５２ｂを介して、受信状態にあるときは受信状態である
ことを示す受信モード信号５２ｂＲを、送信状態にある
ときは送信状態であることを示す送信モード信号５２ｂ
Ｔを、各回路部へ供給している。
５２ｂを介して、受信状態にあるときは受信状態である
ことを示す受信モード信号５２ｂＲを、送信状態にある
ときは送信状態であることを示す送信モード信号５２ｂ
Ｔを、各回路部へ供給している。
【００６５】パリティ生成部５３は、送受状態指示バス
５２ｂを介して供給される受信モード信号５２ｂＲに基
づいて受信モードにあることを検出した場合は、受信デ
ータチェックバス５１ａを介して供給される受信データ
５１ａｄ（Ｄ１〜Ｄ８）に基づいてパリティビットデー
タ５３ｂを生成して、生成したパリティビットデータ５
３ｂを再送要求生成部８０へ供給する。
５２ｂを介して供給される受信モード信号５２ｂＲに基
づいて受信モードにあることを検出した場合は、受信デ
ータチェックバス５１ａを介して供給される受信データ
５１ａｄ（Ｄ１〜Ｄ８）に基づいてパリティビットデー
タ５３ｂを生成して、生成したパリティビットデータ５
３ｂを再送要求生成部８０へ供給する。
【００６６】再送要求生成部８０は、送受状態指示バス
５２ｂを介して供給される受信モード信号５２ｂＲに基
づいて受信モードにあることを検出した場合は、パリテ
ィ生成部５３から供給されるパリティビットデータ５３
ｂと、受信データチェックバス５１ａを介して供給され
る受信パリティビットデータ５１ａｐとを比較する。再
送要求生成部８０は、両者のパリティビットデータが一
致した場合はパリティ一致検出信号８０ｂを出力し、不
一致の場合はＬレベルの再送要求信号８０ａを生成して
出力する。
５２ｂを介して供給される受信モード信号５２ｂＲに基
づいて受信モードにあることを検出した場合は、パリテ
ィ生成部５３から供給されるパリティビットデータ５３
ｂと、受信データチェックバス５１ａを介して供給され
る受信パリティビットデータ５１ａｐとを比較する。再
送要求生成部８０は、両者のパリティビットデータが一
致した場合はパリティ一致検出信号８０ｂを出力し、不
一致の場合はＬレベルの再送要求信号８０ａを生成して
出力する。
【００６７】再送要求生成部８０は、受信モードにおい
て、受信データレジスタ部４１から先の受信データが電
子機器２０側のＣＰＵ２１によって取り込まれておら
ず、受信データレジスタ部４１内に先の受信データが残
されている状態にあることを示す信号（データ受信フラ
グ）４１ａが供給されている場合は、データの受信のた
び毎に再送要求信号８０ａを出力するよう構成してい
る。
て、受信データレジスタ部４１から先の受信データが電
子機器２０側のＣＰＵ２１によって取り込まれておら
ず、受信データレジスタ部４１内に先の受信データが残
されている状態にあることを示す信号（データ受信フラ
グ）４１ａが供給されている場合は、データの受信のた
び毎に再送要求信号８０ａを出力するよう構成してい
る。
【００６８】再送要求生成部８０は、タイミング信号生
成部５７から供給される再送要求送出タイミング信号５
７ａ２に基づいて、図５に示した再送要求送出タイミン
グで再送要求信号８０ａを出力する。この再送要求信号
８０ａは、ワイヤードオア回路Ｗ１を介して送信バッフ
ァ部５６の送信許可端子５６ａへ供給されるとともに、
ワイヤードオア回路Ｗ２を介して送信バッファ部５６の
送信データ入力端子５６ｂへ供給される。
成部５７から供給される再送要求送出タイミング信号５
７ａ２に基づいて、図５に示した再送要求送出タイミン
グで再送要求信号８０ａを出力する。この再送要求信号
８０ａは、ワイヤードオア回路Ｗ１を介して送信バッフ
ァ部５６の送信許可端子５６ａへ供給されるとともに、
ワイヤードオア回路Ｗ２を介して送信バッファ部５６の
送信データ入力端子５６ｂへ供給される。
【００６９】送信バッファ部５６は、送信許可端子５６
ａに供給される信号がＨレベルの場合は、出力端子５６
ｃを高インピーダンス状態に保持し、送信許可端子５６
ａに供給される信号がＬレベルの場合は、送信データ入
力端子５６ｂに供給される論理レベルの信号をデータ入
出力端子Ｉ／Ｏを介してＩＣカード１０側へ送出するよ
う構成されている。
ａに供給される信号がＨレベルの場合は、出力端子５６
ｃを高インピーダンス状態に保持し、送信許可端子５６
ａに供給される信号がＬレベルの場合は、送信データ入
力端子５６ｂに供給される論理レベルの信号をデータ入
出力端子Ｉ／Ｏを介してＩＣカード１０側へ送出するよ
う構成されている。
【００７０】直列−並列変換部５１は、再送要求生成部
８０からパリティ一致検出信号８０ｂが供給されると、
シフトレジスタ内に格納してあるデータビットＤ１〜Ｄ
８のデータ（受信キャラクタデータ）を受信データＲＸ
Ｄとして、受信データレジスタ部４１へ供給し、受信デ
ータレジスタ部４１に格納させる。
８０からパリティ一致検出信号８０ｂが供給されると、
シフトレジスタ内に格納してあるデータビットＤ１〜Ｄ
８のデータ（受信キャラクタデータ）を受信データＲＸ
Ｄとして、受信データレジスタ部４１へ供給し、受信デ
ータレジスタ部４１に格納させる。
【００７１】送受切替制御部５２は、受信待機状態にお
いて、送信データバス５２ｃを介して送信データレジス
タ部４２に未送信の送信データＴＸＤがあるか否かをチ
ェックしている。送受切替制御部５２は、送信データレ
ジスタ部４２に未送信の送信データＴＸＤがある場合
は、送信状態であることを示す送信モード信号５２ｂＴ
を各回路部へ供給するとともに、送信データレジスタ部
４２から送信データＴＸＤを取り込んで、取り込んだ送
信データＴＸＤを送信データ５２ｄとしてパリティ生成
部５３へ供給する。
いて、送信データバス５２ｃを介して送信データレジス
タ部４２に未送信の送信データＴＸＤがあるか否かをチ
ェックしている。送受切替制御部５２は、送信データレ
ジスタ部４２に未送信の送信データＴＸＤがある場合
は、送信状態であることを示す送信モード信号５２ｂＴ
を各回路部へ供給するとともに、送信データレジスタ部
４２から送信データＴＸＤを取り込んで、取り込んだ送
信データＴＸＤを送信データ５２ｄとしてパリティ生成
部５３へ供給する。
【００７２】パリティ生成部５３は、送信モード信号５
２ｂＴに基づいて送信モードであることを検出した場合
は、送受切替制御部５２から供給される送信データ５２
ｄ（ＴＸＤ）に対してパリティビットデータを生成し、
パリティビットを付加した送信データ５３ａを並列−直
列変換部５５へ供給する。
２ｂＴに基づいて送信モードであることを検出した場合
は、送受切替制御部５２から供給される送信データ５２
ｄ（ＴＸＤ）に対してパリティビットデータを生成し、
パリティビットを付加した送信データ５３ａを並列−直
列変換部５５へ供給する。
【００７３】並列−直列変換部５５は、パラレル入力−
シリアル出力型のシフトレジスタを備え、このシフトレ
ジスタにパリティ生成部５３から供給されるパリティビ
ットを付加した送信データ５３ａを格納する。並列−直
列変換部５５は、先頭ビットにＬレベルのスタートビッ
トを付加し、タイミング信号生成部５７から供給される
送信タイミング信号５７ａ３に基づいて、シリアルビッ
トの送信データ５５ａを生成するとともに、この送信デ
ータ５５ａをワイアードオア回路Ｗ２を介して、送信バ
ッファ部５６の送信データ入力端子５６ｂへ供給する。
シリアル出力型のシフトレジスタを備え、このシフトレ
ジスタにパリティ生成部５３から供給されるパリティビ
ットを付加した送信データ５３ａを格納する。並列−直
列変換部５５は、先頭ビットにＬレベルのスタートビッ
トを付加し、タイミング信号生成部５７から供給される
送信タイミング信号５７ａ３に基づいて、シリアルビッ
トの送信データ５５ａを生成するとともに、この送信デ
ータ５５ａをワイアードオア回路Ｗ２を介して、送信バ
ッファ部５６の送信データ入力端子５６ｂへ供給する。
【００７４】送受切替制御部５２は、送信モードにある
ときは、Ｌレベルの送信バッファ動作指令信号５２ｂ１
を、ワイアードオア回路Ｗ２を介して、送信バッファ部
５６の送信許可端子５６ａへ供給して、送信バッファ部
５６を動作可能な状態に制御している。したがって、並
列−直列変換部５５から出力された送信データ５５ａ
は、送信バッファ部５６を介してデータ入出力端子Ｉ／
ＯからＩＣカード１０側へ送出される。
ときは、Ｌレベルの送信バッファ動作指令信号５２ｂ１
を、ワイアードオア回路Ｗ２を介して、送信バッファ部
５６の送信許可端子５６ａへ供給して、送信バッファ部
５６を動作可能な状態に制御している。したがって、並
列−直列変換部５５から出力された送信データ５５ａ
は、送信バッファ部５６を介してデータ入出力端子Ｉ／
ＯからＩＣカード１０側へ送出される。
【００７５】図２はこの発明に係るＩＣカードインタフ
ェース装置６０の動作を示すフローチャートである。Ｉ
Ｃカードインタフェース装置６０は、電源が投入される
と受信待機状態となり、この受信待機状態では受信デー
タレジスタ部４１によるスタートビットの検出動作が継
続される（ステップＳ１１）。
ェース装置６０の動作を示すフローチャートである。Ｉ
Ｃカードインタフェース装置６０は、電源が投入される
と受信待機状態となり、この受信待機状態では受信デー
タレジスタ部４１によるスタートビットの検出動作が継
続される（ステップＳ１１）。
【００７６】ＩＣカードインタフェース装置６０は、ス
テップＳ１１で、受信データレジスタ部４１によってＩ
Ｃカード１０側から送信されたスタートビットを検出す
ると、ステップＳ１２でスタートビットに続いて送信さ
れるデータを受信する。ＩＣカードインタフェース装置
６０は、受信した各ビットデータＤ１〜Ｄ８に基づい
て、パリティ生成部５３において、内部パリティデータ
を生成する（ステップＳ１３）。
テップＳ１１で、受信データレジスタ部４１によってＩ
Ｃカード１０側から送信されたスタートビットを検出す
ると、ステップＳ１２でスタートビットに続いて送信さ
れるデータを受信する。ＩＣカードインタフェース装置
６０は、受信した各ビットデータＤ１〜Ｄ８に基づい
て、パリティ生成部５３において、内部パリティデータ
を生成する（ステップＳ１３）。
【００７７】ＩＣカードインタフェース装置６０は、デ
ータビットＤ１〜Ｄ８に続いて送信されるパリティビッ
トを受信する（ステップＳ１４）。ＩＣカードインタフ
ェース装置６０は、パリティビットを受信したことで一
連のシリアルデータブロック（キャラクタ）の受信が終
了したことを検出すると、次のステップＳ１５で、受信
データレジスタ部４１内に先に受信した受信データがＣ
ＰＵ２１側へ未転送の状態で残されているか否かをチェ
ックする。
ータビットＤ１〜Ｄ８に続いて送信されるパリティビッ
トを受信する（ステップＳ１４）。ＩＣカードインタフ
ェース装置６０は、パリティビットを受信したことで一
連のシリアルデータブロック（キャラクタ）の受信が終
了したことを検出すると、次のステップＳ１５で、受信
データレジスタ部４１内に先に受信した受信データがＣ
ＰＵ２１側へ未転送の状態で残されているか否かをチェ
ックする。
【００７８】このＩＣカードインタフェース装置６０で
は、受信データレジスタ部４１から出力されるバッファ
メモリに受信データがある旨の信号（データ受信フラ
グ）４１ａに基づいて、受信データレジスタ部４１に先
に受信したデータが残されているか否か（受信データレ
ジスタ部４１が空きか否か）を判断している。
は、受信データレジスタ部４１から出力されるバッファ
メモリに受信データがある旨の信号（データ受信フラ
グ）４１ａに基づいて、受信データレジスタ部４１に先
に受信したデータが残されているか否か（受信データレ
ジスタ部４１が空きか否か）を判断している。
【００７９】先に受信したデータが既にＣＰＵ２１側に
取り込まれており、バッファメモリに受信データがある
旨の信号（データ受信フラグ）４１ａが出力されていな
い場合（受信データレジスタ部４１が空きの場合）、Ｉ
Ｃカードインタフェース装置６０内の再送要求生成部８
０は、パリティ生成部５３で受信データＤ１〜Ｄ８に基
づいて生成した内部パリティデータ５３ｂと、受信した
パリティデータとを比較し、パリティチェックを行なう
（ステップＳ１６）。
取り込まれており、バッファメモリに受信データがある
旨の信号（データ受信フラグ）４１ａが出力されていな
い場合（受信データレジスタ部４１が空きの場合）、Ｉ
Ｃカードインタフェース装置６０内の再送要求生成部８
０は、パリティ生成部５３で受信データＤ１〜Ｄ８に基
づいて生成した内部パリティデータ５３ｂと、受信した
パリティデータとを比較し、パリティチェックを行なう
（ステップＳ１６）。
【００８０】ＩＣカードインタフェース装置６０は、ス
テップＳ１５で受信データレジスタ部４１が空きでない
ことを検出した場合、ならびに、ステップＳ１６でパリ
ティ不一致が検出された場合は、ステップＳ１７で再送
要求生成部８０において再送要求信号８０ａを生成し
て、所定の再送要求信号送出タイミングでＩＣカード１
０側へ送出する。
テップＳ１５で受信データレジスタ部４１が空きでない
ことを検出した場合、ならびに、ステップＳ１６でパリ
ティ不一致が検出された場合は、ステップＳ１７で再送
要求生成部８０において再送要求信号８０ａを生成し
て、所定の再送要求信号送出タイミングでＩＣカード１
０側へ送出する。
【００８１】ＩＣカードインタフェース装置６０は、ス
テップＳ１６でパリティ一致が検出された場合は、ステ
ップＳ１８で、受信したデータＤ１〜Ｄ８を受信データ
ＲＸＤとして受信データレジスタ部４１へ格納する。受
信データＲＸＤを受信データレジスタ部４１へ格納する
と、受信データレジスタ部４１は、ステップＳ１９で、
バッファメモリに受信データがある旨の信号４１ａを出
力する（データ受信フラグをセットする）。
テップＳ１６でパリティ一致が検出された場合は、ステ
ップＳ１８で、受信したデータＤ１〜Ｄ８を受信データ
ＲＸＤとして受信データレジスタ部４１へ格納する。受
信データＲＸＤを受信データレジスタ部４１へ格納する
と、受信データレジスタ部４１は、ステップＳ１９で、
バッファメモリに受信データがある旨の信号４１ａを出
力する（データ受信フラグをセットする）。
【００８２】ＩＣカードインタフェース装置６０は、受
信状態および受信待機状態において、ステップＳ１１〜
Ｓ１９からなる一連の処理を繰り返す。パリティチェッ
ク結果がＯＫの正常なデータ受信がなされると、受信デ
ータＲＤＸを受信データレジスタ部４１に格納して、受
信データがある旨の信号４１ａを出力する（データ受信
フラグをセットする）。電子機器２０側のＣＰＵ２１
は、ＩＣカードインタフェース装置６０から送出される
受信データがある旨の信号４１ａ（データ受信フラグ）
を状態レジスタ４３を介して読み込むことで、受信デー
タがあることを検出し、データバスＤ−ＢＵＳを介して
受信データレジスタ部４１に格納された受信データｒｘ
ｄを取り込むことができる。
信状態および受信待機状態において、ステップＳ１１〜
Ｓ１９からなる一連の処理を繰り返す。パリティチェッ
ク結果がＯＫの正常なデータ受信がなされると、受信デ
ータＲＤＸを受信データレジスタ部４１に格納して、受
信データがある旨の信号４１ａを出力する（データ受信
フラグをセットする）。電子機器２０側のＣＰＵ２１
は、ＩＣカードインタフェース装置６０から送出される
受信データがある旨の信号４１ａ（データ受信フラグ）
を状態レジスタ４３を介して読み込むことで、受信デー
タがあることを検出し、データバスＤ−ＢＵＳを介して
受信データレジスタ部４１に格納された受信データｒｘ
ｄを取り込むことができる。
【００８３】ＩＣカードインタフェース装置６０は、電
子機器２０側のＣＰＵ２１が、受信データレジスタ部４
１に格納された受信データｒｘｄを取り込むと、受信デ
ータがある旨の信号４１ａが出力されなくなるので（デ
ータ受信フラグをリセットする）、次に受信したデータ
を受信データレジスタ部４１に格納することができる。
子機器２０側のＣＰＵ２１が、受信データレジスタ部４
１に格納された受信データｒｘｄを取り込むと、受信デ
ータがある旨の信号４１ａが出力されなくなるので（デ
ータ受信フラグをリセットする）、次に受信したデータ
を受信データレジスタ部４１に格納することができる。
【００８４】ここで、ＩＣカードインタフェース装置６
０は、電子機器２０側のＣＰＵ２１が他の処理等のため
に、受信データレジスタ部４１に格納された受信データ
ｒｘｄを取り込むことができない場合、受信データがあ
る旨の信号４１ａが継続して出力されているので（デー
タ受信フラグのセット状態が継続）、次のデータを受信
した場合は、ステップＳ１５で、受信データレジスタが
空きでないことが判断され、ステップＳ１７で再送要求
信号が送出される。
０は、電子機器２０側のＣＰＵ２１が他の処理等のため
に、受信データレジスタ部４１に格納された受信データ
ｒｘｄを取り込むことができない場合、受信データがあ
る旨の信号４１ａが継続して出力されているので（デー
タ受信フラグのセット状態が継続）、次のデータを受信
した場合は、ステップＳ１５で、受信データレジスタが
空きでないことが判断され、ステップＳ１７で再送要求
信号が送出される。
【００８５】ＩＣカード１０は、再送要求信号を受ける
と同一のデータを再送信する。ＩＣカードインタフェー
ス装置６０は、再送信されたデータを受信した時点で、
先に受信したデータを電子機器２０側のＣＰＵ２１が未
だ取り込んでいない場合は、再送要求信号が再度送出さ
れる。ＩＣカードインタフェース装置６０は、このよう
にして、先に受信したデータを電子機器２０側のＣＰＵ
２１が取り込むまで、同一データの再送を繰り返すこと
ができるので、ＩＣカード１０側から送出されたデータ
を取りこぼすことなく、確実に受信することができる。
と同一のデータを再送信する。ＩＣカードインタフェー
ス装置６０は、再送信されたデータを受信した時点で、
先に受信したデータを電子機器２０側のＣＰＵ２１が未
だ取り込んでいない場合は、再送要求信号が再度送出さ
れる。ＩＣカードインタフェース装置６０は、このよう
にして、先に受信したデータを電子機器２０側のＣＰＵ
２１が取り込むまで、同一データの再送を繰り返すこと
ができるので、ＩＣカード１０側から送出されたデータ
を取りこぼすことなく、確実に受信することができる。
【００８６】なお、図１ならびに図２に示したＩＣカー
ドインタフェース装置６０においては、受信データレジ
スタ部４１に受信データが格納された時点で、データ受
信フラグをセットし、電子機器２０側のＣＰＵ２１が受
信データレジスタ部４１に格納された受信データを取り
込むと、データ受信フラグをリセットするように構成し
たが、本発明はかかる構成に限定されない。例えば、Ｉ
Ｃカードインタフェース装置は、電子機器２０側のＣＰ
Ｕ２１が他の処理のために受信データを取り込めない状
態にあるときは、その旨を示すデータ受信一時待ちフラ
グを制御データレジスタ部４４に書き込み、再送要求生
成部８０が、この制御データレジスタ部４４に書き込ま
れたデータ受信一時待ちフラグに基づいて、再送要求信
号送出タイミング毎に再送要求を送出するようにしても
よい。
ドインタフェース装置６０においては、受信データレジ
スタ部４１に受信データが格納された時点で、データ受
信フラグをセットし、電子機器２０側のＣＰＵ２１が受
信データレジスタ部４１に格納された受信データを取り
込むと、データ受信フラグをリセットするように構成し
たが、本発明はかかる構成に限定されない。例えば、Ｉ
Ｃカードインタフェース装置は、電子機器２０側のＣＰ
Ｕ２１が他の処理のために受信データを取り込めない状
態にあるときは、その旨を示すデータ受信一時待ちフラ
グを制御データレジスタ部４４に書き込み、再送要求生
成部８０が、この制御データレジスタ部４４に書き込ま
れたデータ受信一時待ちフラグに基づいて、再送要求信
号送出タイミング毎に再送要求を送出するようにしても
よい。
【００８７】このように、本発明に係るＩＣカードイン
タフェース装置６０は、送信側であるＩＣカード１０と
受信側である電子機器２０との間にあって、受信側から
送信側に受信可能な状態であることを通知しない伝送プ
ロトコルにおいて、パリティチェックに基づく再送機能
を有効に利用することで、１個または小数の受信データ
レジスタ部４１で、送信側から送出されたデータの取り
こぼしを解消できるようにしたので、ＩＣカードインタ
フェース装置６０のハード構成を増加することなく、デ
ータの受信を確実に行なうことができる。
タフェース装置６０は、送信側であるＩＣカード１０と
受信側である電子機器２０との間にあって、受信側から
送信側に受信可能な状態であることを通知しない伝送プ
ロトコルにおいて、パリティチェックに基づく再送機能
を有効に利用することで、１個または小数の受信データ
レジスタ部４１で、送信側から送出されたデータの取り
こぼしを解消できるようにしたので、ＩＣカードインタ
フェース装置６０のハード構成を増加することなく、デ
ータの受信を確実に行なうことができる。
【００８８】
【発明の効果】以上説明したようにこの発明に係るＩＣ
カードインタフェース装置は、電子機器側のＣＰＵが所
定の時間内に受信データを取り込むことができずに、受
信データレジスタに先に受信したデータが格納されてい
る場合は、パリティエラーに伴う再送要求を利用して同
一データの再送をＩＣカード側へ供給することで、新た
な受信データの受信もれをなくすようにしたので、ＩＣ
カードインタフェース装置のハード構成を増加すること
なく、データ受信を確実に行なうことができる。
カードインタフェース装置は、電子機器側のＣＰＵが所
定の時間内に受信データを取り込むことができずに、受
信データレジスタに先に受信したデータが格納されてい
る場合は、パリティエラーに伴う再送要求を利用して同
一データの再送をＩＣカード側へ供給することで、新た
な受信データの受信もれをなくすようにしたので、ＩＣ
カードインタフェース装置のハード構成を増加すること
なく、データ受信を確実に行なうことができる。
【図１】この発明に係るＩＣカードインタフェース装置
にブロック構成図である。
にブロック構成図である。
【図２】この発明に係るＩＣカードインタフェース装置
の動作を示すフローチャートである。
の動作を示すフローチャートである。
【図３】ＩＳＯ準拠のＩＣカードの外部接続端子の説明
図である。
図である。
【図４】ＩＣカードおよびＩＣカードが装着される電子
機器のブロック構成図である。
機器のブロック構成図である。
【図５】半二重非同期通信のデータ伝送フォーマットの
説明図である。
説明図である。
【図６】電子機器側に設けられる従来のＩＣカードイン
タフェース装置のブロック構成図である。
タフェース装置のブロック構成図である。
【図７】従来のＩＣカードインタフェース装置の動作を
示すフローチャートである。
示すフローチャートである。
１０ ＩＣカード ２０ 電子機器 ２１ 電子機器側のＣＰＵ ４１ 受信データレジスタ部 ５１ 直列−並列変換部 ５２ 送受切替制御部 ５３ パリティ生成部 ５６ 送信バッファ ５７ タイミング信号生成部 ６０ ＩＣカードインタフェース装置 ７０ 半二重非同期通信の送受信部 ８０ 再送要求生成部 ８０ａ 再送要求信号
Claims (1)
- 【請求項１】 ＣＰＵとメモリとを内蔵するＩＣカード
とこのＩＣカードを利用する電子機器のＣＰＵとの間に
配置され、半二重非同期通信によってデータの転送を制
御するＩＣカードインタフェース装置において、 電子機器側のＣＰＵに受け渡すために受信データを一時
記憶しておく受信データレジスタと、 この受信データレジスタに受信データが格納されている
場合は、パリティエラーに伴う再送要求を利用して同一
データの再送をＩＣカード側へ供給することで、受信デ
ータのフロー制御を行なう再送要求生成部とを備えたこ
とを特徴とするＩＣカードインタフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7335384A JPH09179948A (ja) | 1995-12-22 | 1995-12-22 | Ｉｃカードインタフェース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7335384A JPH09179948A (ja) | 1995-12-22 | 1995-12-22 | Ｉｃカードインタフェース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09179948A true JPH09179948A (ja) | 1997-07-11 |
Family
ID=18287952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7335384A Withdrawn JPH09179948A (ja) | 1995-12-22 | 1995-12-22 | Ｉｃカードインタフェース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09179948A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11327810A (ja) * | 1998-05-11 | 1999-11-30 | Fujitsu Ltd | データ転送装置 |
| WO2001009709A1 (fr) * | 1999-08-02 | 2001-02-08 | Matsushita Electric Industrial Co., Ltd. | Connecteur de carte a circuit integre |
| US6655588B2 (en) | 2000-07-28 | 2003-12-02 | Nec Electronics Corporation | Card system, IC card and card reader/writer used for the card system |
| JP2005148647A (ja) * | 2003-11-19 | 2005-06-09 | Fuji Xerox Co Ltd | 画像形成装置 |
-
1995
- 1995-12-22 JP JP7335384A patent/JPH09179948A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11327810A (ja) * | 1998-05-11 | 1999-11-30 | Fujitsu Ltd | データ転送装置 |
| WO2001009709A1 (fr) * | 1999-08-02 | 2001-02-08 | Matsushita Electric Industrial Co., Ltd. | Connecteur de carte a circuit integre |
| US6779724B1 (en) | 1999-08-02 | 2004-08-24 | Matsushita Electric Industrial Co., Ltd. | IC card reader and method |
| US6655588B2 (en) | 2000-07-28 | 2003-12-02 | Nec Electronics Corporation | Card system, IC card and card reader/writer used for the card system |
| JP2005148647A (ja) * | 2003-11-19 | 2005-06-09 | Fuji Xerox Co Ltd | 画像形成装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |