JP2001134421A - Ｆｉｆｏ記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を低く押さえかつ安価に構成できる
ＦＩＦＯ型記憶装置を提供する。 【解決手段】 ＦＩＦＯメモリ１は、一時にデータ書き
込み又は読み出し動作のいずれかのみ可能なシングルポ
ートメモリ１１と、データ書き込み動作と読み出し動作
が同時に可能な非同期デュアルポートメモリ１３と、書
き込み要求があったときに入力ポートＡを介して入力し
たデータをシングルポートメモリ１１に書き込み、ま
た、シングルポートメモリ１１への書き込みを行なわな
い期間にシングルポートメモリ１１からデュアルポート
メモリ１３へデータを転送するように、メモリ１１、１
３を制御する入力制御部１４と、読み出し要求があった
ときにデュアルポートメモリ１３からデータを読み出し
て出力ポートＢを介して出力するようにメモリ１３を制
御する出力制御部１６とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータの記憶装置で
あって、特に、データの先入れ先出し（ＦＩＦＯ）機能
を有するデータ記憶装置に関する。

【０００２】

【従来の技術】一般に、画像データや音声データを処理
する情報処理機器において、装置または回路ブロック間
でのデータ転送時の動作タイミングを調整するために、
入力側動作と出力側動作が非同期に実現できるＦＩＦＯ
（First In First Out）型の記憶装置が使用されてい
る。図１８は一般的なＦＩＦＯ型の記憶装置の構成を示
した図である。図に示すように、ＦＩＦＯメモリ２は、
データの入力（書き込み）と出力（読み出し）とが同時
に（すなわち、互いに非同期に）行なえるデュアルポー
トメモリ２３を備えており、このデュアルポートメモリ
２３に対するデータの入力、出力動作はそれぞれの制御
部２４、２６により非同期に制御される。

【０００３】

【発明が解決しようとする課題】しかし、一般にデュア
ルポートメモリは、シングルポートメモリに比べて回路
規模が大きくまた高価であるため、ＦＩＦＯ型記憶装置
の回路規模が大きくなり、製造コストも高くなる。この
ため、シングルポートメモリを用いたＦＩＦＯ型記憶装
置がある。

【０００４】シングルポートメモリを用いたＦＩＦＯ型
記憶装置の一つとして特開平８−１３７７４１号公報に
開示された発明がある。この従来の発明では、シングル
ポートメモリを用いてＦＩＦＯ型記憶装置を構成してい
る。具体的には、外部から入力した書き込みパルス又は
読み出しパルスより小さい幅の制御信号をそれぞれ生成
し、それらの制御信号により、書きこみ／読み出し動作
を制御するようにしている。しかし、この従来発明で
は、ＦＩＦＯ動作で連続したアクセスを行なうために
は、入出力動作における速い方の動作周波数の更に２倍
以上の周波数で動作可能なシングルポートメモリを用い
る必要がある。そのために高価な高速メモリが必要にな
るか、または、アクセス速度の制限を低くしなければな
らないという問題がある。また、この従来発明では、速
い動作周波数で動作させない場合であっても、バースト
転送が不可能であるという問題を有している。

【０００５】本発明は上記課題を解決すべくなされたも
のであり、その目的とするところは、回路規模を低く押
さえかつ安価に構成できるＦＩＦＯ型記憶装置を提供す
ることにある。

【０００６】

【課題を解決するための手段】本発明に係るＦＩＦＯ装
置は、第１のクロックに同期して入力ポートを介して入
力したデータを、その入力順に第２のクロックに同期し
て出力ポートを介して出力する記憶装置である。そのＦ
ＩＦＯ記憶装置は、一時にデータの書き込み又は読み出
し動作のいずれかのみが可能なメモリ素子であって、入
力したデータを出力のために保持するシングルポートメ
モリと、データの書き込み又は読み出し動作を非同期に
実行可能なメモリ素子であって、シングルポートメモリ
及び外部装置との間でデータを非同期に転送するデュア
ルポートメモリと、シングルポートメモリ及びデュアル
ポートメモリに対するデータの書き込み及び読み出し動
作を制御する制御手段とを備えた。

【０００７】上記のＦＩＦＯ装置において、入力ポート
がシングルポートメモリに接続され、出力ポートがデュ
アルポートメモリに接続されてもよい。このとき、制御
手段は、入力ポートを介して入力したデータを第１のク
ロックに同期してシングルポートメモリに書きこみ、シ
ングルポートメモリへ書き込みを行なわない期間におい
ては、第１のクロックに同期してシングルポートメモリ
に蓄えられたデータを読み出してデュアルポートメモリ
に書きこむ。また、制御手段は、外部装置からデュアル
ポートメモリへ読み出し要求があったときに、第２のク
ロックに同期してデュアルポートメモリからデータを読
み出して出力ポートを介して出力するように、両メモリ
を制御する。

【０００８】上記のＦＩＦＯ装置において、シングルポ
ートメモリの動作周波数は入力ポートに接続される外部
装置の動作周波数に等しく、デュアルポートメモリの動
作周波数は入力ポート及び出力ポートに接続される外部
装置の動作周波数のうち速い方の動作周波数に等しくす
るようにしてもよい。

【０００９】また、上記制御手段は、デュアルポートメ
モリがエンプティであるか否かを示すエンプティ信号を
出力してもよい。このとき、制御手段は、デュアルポー
トメモリにおいて、次にデータの読み出しを開始するア
ドレスが、次にデータの書き込みを開始するアドレス
に、その差が所定値以内になるように追いついたとき
に、デュアルポートメモリがエンプティであると判定す
るようにしてもよい。さらに、制御手段は、デュアルポ
ートメモリのエンプティを判定するための所定値を格納
する格納手段を備えてもよく、その所定値は外部より変
更可とする。

【００１０】また、上記のＦＩＦＯ装置において、入力
ポートがデュアルポートメモリに接続され、出力ポート
がシングルポートメモリに接続されてもよい。このと
き、制御手段は、入力ポートを介して入力したデータを
第１のクロックに同期してデュアルポートメモリに書き
こみ、一方、外部装置からシングルポートメモリへ読み
出し要求があったときに、第２のクロックに同期してシ
ングルポートメモリからデータを読み出して出力ポート
を介して出力し、シングルポートメモリからデータの読
み出しを行なわない期間において、第１のクロックに同
期してデュアルポートメモリに蓄えられたデータを読み
出してシングルポートメモリに書き込むように、両メモ
リを制御する。

【００１１】また、シングルポートメモリの動作周波数
は、出力ポートに接続される外部装置の動作周波数に等
しく、上記デュアルポートメモリの動作周波数は入力ポ
ート及び出力ポートに接続される外部装置の動作周波数
のうち速い方の動作周波数に等しくするようにしてもよ
い。

【００１２】制御手段は、デュアルポートメモリがフル
であるか否かを示すフル信号を出力するようにしてもよ
い。このとき、制御手段は、デュアルポートメモリにお
いて、次にデータの書き込みを開始するアドレスが、次
にデータの読み出しを開始するアドレスに、その差が所
定値以内になるように追いついたときに、デュアルポー
トメモリがフルであると判定するようにしてもよい。ま
た、制御手段はデュアルポートメモリのフルを判定する
ための所定値を格納する格納手段を備えてもよく、その
所定値は外部より変更できるようにする。

【００１３】ＦＩＦＯ装置において、入力ポート又は出
力ポートに接続されるインタフェースは、例えば、ＩＥ
ＥＥ１３９４インタフェースであってもよい。また、Ｆ
ＩＦＯ装置においては、デュアルポートメモリの記憶容
量を、シングルポートメモリの記憶容量よりも小さく設
定するのが好ましい。また、シングルポートメモリの記
憶容量とデュアルポートメモリの記憶容量との合計が、
入力ポートに接続されるインタフェースにより規定され
るパケットの最大サイズ以上になるように設定するのが
好ましい。

【００１４】

【発明の実施の形態】以下、添付の図面を参照し、本発
明に係るＦＩＦＯ型メモリの実施形態について詳細に説
明する。

【００１５】なお、以下に説明するＦＩＦＯ型メモリ
（以下「ＦＩＦＯメモリ」という。）は、転送データを
格納する記憶手段としてシングルポートメモリを有し、
さらに、ＦＩＦＯメモリ全体としての非同期動作を実現
するために、シングルポートメモリと、入力または出力
ポートとの間のデータの非同期転送手段としてデュアル
ポートメモリを備える。したがって、シングルポートメ
モリの記憶容量は、ＦＩＦＯ型メモリ全体の記憶容量と
ほぼ同等の容量に設定し、デュアルポートメモリの記憶
容量は、データの非同期転送に必要な最小限の容量に設
定する。このように、シングルポートメモリとデュアル
ポートメモリを組み合わせ、かつ、デュアルポートメモ
リの容量を低く抑えることにより、回路規模、製造コス
トの増大を抑えたＦＩＦＯ型メモリを実現できる。以下
にその詳細を説明する。

【００１６】（第１の実施形態）＜ＦＩＦＯメモリの構
成＞図１に本実施形態におけるＦＩＦＯメモリの構成を
示す。図１に示すように、ＦＩＦＯメモリ１は入力ポー
トＡと出力ポートＢを有しており、さらに、一時に入力
または出力動作のいずれかが可能なシングルポートメモ
リ（以下「１ポートメモリ」という。）１１と、同時に
データの入出力が可能な非同期デュアルポートメモリ
（以下「２ポートメモリ」という。）１３と、ＦＩＦＯ
メモリ１へ入力したデータの書き込みを制御する入力制
御部１４と、２ポートメモリ１３からのデータの出力を
制御する出力制御部１６とを備える。１ポートメモリ１
１の容量値は、ＦＩＦＯメモリ１全体で要求される容量
とほぼ同等の値に設定し、２ポートメモリ１３の値は、
２ポートメモリの回路規模を低減するために非同期転送
において必要とされる最小限の容量値、したがって、１
ポートメモリ１１の容量より大幅に少ない値に設定する
のが好ましい。

【００１７】図１に示すＦＩＦＯメモリ１は、ＩＥＥＥ
１３９４のリンク層とそれ以上の層との間のインターフ
ェースにおいて使用され、ＩＥＥＥ１３９４インタフェ
ース側（以下「リンク側」という。）から、他のインタ
フェース側（以下「ＤＭＡ側」という）へデータを転送
する際に使用可能なメモリである。図１に示すＦＩＦＯ
メモリは、このようにリンク側からのデータを受信する
ため受信型と呼ぶ。このため、図１の構成では、入力ポ
ートＡ側に１ポートメモリ１１を、出力ポートＢ側に２
ポートメモリ１３を配置している。

【００１８】図２は、図１に示すＦＩＦＯメモリ１のさ
らに具体的な構成を示した図であり、ＦＩＦＯメモリ１
に対する各種制御信号及びデータ等を詳細に示してい
る。

【００１９】図２において、１ポートメモリ１１は３３
ビット×１０２４ワードのクロック同期式のシングルポ
ートＲＡＭで構成される。但し、この１ポートＲＡＭ１
１はデータの入力／出力のためのデータバスをそれぞれ
別々に有している。２ポートメモリ１３は、３３ビット
×３２ワードの非同期２ポートを持ったレジスタファイ
ルで構成されている。また、図１に示す入力制御部１４
は、図２においてはリンク側とＦＩＦＯメモリ間のデー
タをインターフェースする回路部であるＬコントローラ
１５により構成される。また、図１に示す出力制御部１
７は、図２においてはＤＭＡ側とＦＩＦＯメモリ１間の
データをインターフェースする回路ブロックであるＤコ
ントローラ１７により構成される。さらに、ＦＩＦＯメ
モリ１はレジスタ１９を有しており、その値は外部から
読み出し、書き込みが可能である。

【００２０】＜ＦＩＦＯメモリの制御信号、データバス
＞図２に示すＦＩＦＯメモリに対する制御信号及びデー
タは以下のとおりである。なお、信号名の最後に付加さ
れる「Ｂ」の表記は、その信号がアクティブ・ローで動
作することを意味する。また、説明の便宜上、信号名又
はデータ名と、それを搬送する信号線名又はデータバス
名は同じものを使用する。 ＬＣＬＫ：リンク側の制御クロック。 ＬＷＲＢ：リンク側からＦＩＦＯメモリ１へのデータの
書き込み要求信号。 ＬＥＯＰ：書きこむパケットデータが最終のデータであ
ることを示す信号。 ＬＤＴ［３１：０］：ＦＩＦＯメモリ１への書き込みデ
ータ。３２ビット幅を持つ。 ＦＦＵＬ：ＦＩＦＯメモリ１の書き込みのための空き容
量がなく、データの書き込みができない状態、すなわ
ち、フル（ＦＵＬＬ）になったことを示す信号。したが
って、ＦＦＵＬが“ＨＩＧＨ”の期間にリンク側はＦＩ
ＦＯメモリへ新しいデータを書き込んではいけない。 ＤＣＬＫ：ＤＭＡ側の制御クロック。 ＦＲＲＥＱＢ：ＤＭＡ側からのＦＩＦＯメモリ１へのデ
ータ読み出し要求信号。 ＦＲＡＣＫＢ：ＦＩＦＯメモリ１からＤＭＡ側への読み
出し要求に対するアクノリッジ信号。 ＦＲＷＡＩＴ：ＤＭＡ側がデータ読み出し要求を出力し
ている期間において、データの読み出しをストップさせ
たい期間を制御するための読み出し停止信号。 ＦＲＥＯＰ：パケットの最終データであることを示すパ
ケット終了信号（以下「ＥＯＰ信号」という）。 ＦＲＤＴ［３１：０］：ＦＩＦＯメモリ１から読み出さ
れたデータ。３２ビット幅を有する。 ＦＣＫ：１ポートメモリ１１を制御するためのクロッ
ク。 ＦＡＤ［９：０］：１ポートメモリ１１のアドレス。 ＦＩＤＴ［３２：０］：１ポートメモリ１１への入力デ
ータ。３２ビット目（ＦIＤＴ［３２］）には、そのデ
ータがパケットの最終データであることを示すビット
（ＥＯＰ）を含む。 ＦＷＥＢ：１ポートメモリ１１に対するデータの書き込
み要求信号。 ＦＯＤＴ［３２：０］：１ポートメモリ１１からの出力
データ。３２ビット目（ＦＯＤＴ［３２］）には、その
データがパケットの最終データであることを示すビット
（ＥＯＰ）を含む。 ＲＷＤＴ［３２：０］：２ポートメモリ１３へ入力され
る１ポートメモリ１１からの出力データ（ＦＯＤＴ［３
２：０］）。 ＲＷＡＤ［４：０］：２ポートメモリ１３にデータを書
き込む際の書き込みアドレス。 ＲＷＲＢ：２ポートメモリ１３への書き込み要求信号。 ＲＲＡＤ［４：０］：２ポートメモリ１３からデータを
読み出す際の読み出しアドレス。バイナリコードで表現
されている。 ＲＲＤＴ［３２：０］：２ポートメモリ１３から読み出
したデータ。３２ビット目には、ＥＯＰを示すビットを
含む。 ＲＲＡＧ［４：０］：読み出しアドレスＲＲＡＤ［４：
０］のグレイコード値。Ｄコントローラ１７からＬコン
トローラ１５に入力される。 ＲＳＴＢ：ＤＭＡ側から読み出し要求があった時に、ク
ロックＤＣＬＫに同期して１クロックの期間のみ「ＬＯ
Ｗ」になるスタート信号。 ＲＥＭＰ：２ポートメモリ１３に蓄えられたデータが、
ある規則のもとで、メモリにて読み出されるデータがな
い状態すなわちエンプティ（ＥＭＰＴＹ）であることを
示す信号。

【００２１】＜ＦＩＦＯメモリの動作の概要＞以上のよ
うに構成されるＦＩＦＯメモリ１は、一方のインタフェ
ース（ＩＥＥＥ１３９４）側からのデータ入力と、他方
のインタフェース（ＤＭＡ）側へ出力とを非同期に行う
ことを可能とする。つまり、ＩＥＥＥ１３９４側から入
力ポートＡを介して入力されたデータは１ポートメモリ
１１に書き込まれ、蓄えられる。この１ポートメモリ１
１へのデータ書き込みが行なわれていない間、１ポート
メモリに蓄えられたデータが順次読み出され、２ポート
メモリ１３に書き込まれる。２ポートメモリ１３に書き
込まれたデータは、ＤＭＡ側からの読み出し要求にした
がい読み出され、出力ポートＢを介して出力される。こ
のとき、２ポートメモリ１３は非同期動作が可能なた
め、１ポートメモリ１１からのデータを書き込み動作中
においてもデータの読み出しは可能である。かかる各メ
モリ１１、１３の動作はＬコントローラ１５、Ｄコント
ローラ１７により以下のように制御される。

【００２２】すなわち、Ｌコントローラ１５は、ＩＥＥ
Ｅ１３９４側からデータ書き込み要求があれば、１ポー
トメモリ１１へデータを書き込み、１ポートメモリ１１
へのデータを書き込みを行なわない期間において、１ポ
ートメモリ１１から２ポートメモリへデータを転送する
よう制御する。このとき、Ｌコントローラ１５は、１ポ
ートメモリ１１及び２ポートメモリ１３のフル状態／エ
ンプティ状態を確認しながら、書き込み／読み出し動作
を制御する。すなわち、メモリ１１、１３がフルであれ
ば書き込み動作を行なわず、エンプティであれば読み出
し動作を行なわないように制御する。このように、Ｌコ
ントローラ１５はＩＥＥＥ１３９４側からの書き込み要
求を優先して行なうようにメモリ１１、１３を制御す
る。これによりＩＥＥＥ１３９４側からのバースト転送
を可能にする。一方、Ｄコントローラ１７は、ＤＭＡ側
からの読み出し要求にしたがい、２ポートメモリ１３か
らデータを読み出し、出力するようにメモリ１３を制御
する。このとき、Ｄコントローラ１７は、Ｌコントロー
ラ１５からのエンプティ信号ＲＥＭＰに基き２ポートメ
モリ１３のエンプティを判断しながら２ポートメモリ１
３の読み出し動作を制御する。

【００２３】以下、これらの動作を行うＬコントローラ
１５、Ｄコントローラ１７について詳細に説明する。

【００２４】＜Ｄコントローラの構成・動作＞図３は、
Ｄコントローラ１７の詳細な構成を示した図である。Ｄ
コントローラ１７は、制御部３１と、グレイコードで計
数するグレイコードカウンタ３３と、グレイコードをバ
イナリコードに変換するグレイ−バイナリ変換器（Ｇ／
Ｂ変換器）３５とを備える。さらに、Ｄコントローラ１
７は、信号ＲＳＴＢを生成するためのＤフリップフロッ
プ３７とＯＲゲート３８とを備える。グレイコードカウ
ンタ３３はクロックＤＣＬＫに同期してカウントアップ
していくことにより読み出しアドレスを生成する。ま
た、グレイコードカウンタ３３は制御部３１からのイネ
ーブル信号によりその停止／作動が制御される。このよ
うに、グレイコードカウンタを用いるのは、Ｌコントロ
ーラ１５においてアドレスの変化点においてアドレスが
参照された場合であってもアドレスの誤差を最小に抑制
するためである。

【００２５】Ｄコントローラ１７の動作を説明する。Ｆ
ＩＦＯメモリ１に対してＤＭＡ側からの読み出し要求が
あると、読み出し要求信号ＦＲＲＥＱＢが立下り、この
立下りによりＤフリップフロップ３７とＯＲゲート３８
により、ＤＣＬＫクロックで１パルス期間だけ“ＬＯ
Ｗ”となるスタート信号ＲＳＴＢが生成される。このＲ
ＳＴＢ信号は制御部３１に入力され、制御部３１では読
み出し要求信号ＦＲＲＥＱＢ、読み出し停止信号ＦＲＷ
ＡＩＴ、読み出しデータＲＲＤＴ［３２：０］及びエン
プティ信号ＲＥＭＰに基いて、読み出しデータＦＲＤＴ
［３１：０］、アクノリッジ信号ＦＲＡＣＫＢ、パケッ
ト終了信号ＦＲＥＯＰ及びカウントアップイネーブル信
号が生成される。ここで、カウントアップイネーブル信
号とは、グレイ−バイナリ変換器３３のカウントアップ
動作の作動／停止を制御する信号である。また、前述の
ようにデータＦＲＤＴ［３１：０］とデータＲＲＤＴ
［３１：０］とは同じものである。パケット終了信号Ｆ
ＲＥＯＰの値は、データＲＲＤＴの最後のビット（３３
番目のビット）の値（ＲＲＤＴ［３２］）である。ま
た、アドレスＲＲＡＧ［４：０］はグレイ−バイナリカ
ウンタ３５の出力であり、信号ＲＳＴＢによりリセット
される。そして、アドレスＲＲＡＤ［４：０］は、グレ
イコードで表されるＲＲＡＧ［４：０］の値をグレイ−
バイナリカウンタ３５でバイナリコードに変換した値で
ある。

【００２６】＜Ｌコントローラの構成・動作＞図４に、
Ｌコントローラ１５の構成図を示す。Ｌコントローラ１
５は、制御部４１と、グレイコードをバイナリコードに
変換するグレイ−バイナリ変換器（Ｇ／Ｂ変換器）４３
と、バイナリカウンタ４５と、Ｄフリップフロップ４７
ｂ〜４７ｄと、ＯＲゲート４９とを備える。Ｄフリップ
フロップ４７ｂ〜４７ｄとＯＲゲート４９とは、スター
ト信号ＬＳＴＢを生成する。

【００２７】Ｌコントローラ１５の動作を説明する。Ｌ
コントローラ１５において、Ｄコントローラ１７から入
力されるアドレスＲＲＡＧ［４：０］は、クロック信号
ＬＣＬＫに同期してフリップフロップ４７ａでラッチさ
れた後、グレイ−バイナリ変換器４３でグレイコードか
らバイナリコードに変換され、アドレスＬＲＡＤ［４：
０］として制御部４１に入力される。同様に、Ｄコント
ローラ１７から入力されるスタート信号ＲＳＴＢをクロ
ックＬＣＬＫで同期化した信号ＬＳＴＢも制御部４１に
入力される。また、書き込み要求信号ＬＷＲＢ、パケッ
ト終了信号ＬＥＯＰ、データ信号ＬＤＴ［３１：０］、
データ信号ＦＯＤＴ［３２］及びアドレス信号ＲＷＡＤ
［４：０］も制御部４１に入力され、制御部４１はバイ
ナリカウンタ４５のカウントアップ動作の作動／停止を
制御するイネーブル信号、フル信号ＦＦＵＬ、クロック
ＦＣＫ、アドレス信号ＦＡＤ［９：０］、データ信号Ｆ
ＩＤＴ［３２：０］、書き込み要求信号ＦＷＥＢ、エン
プティ信号ＲＥＭＰ及び書き込み要求信号ＲＷＲＢを出
力する。ここで、データ信号ＦＩＤＴ［３２：０］は、
データ信号ＬＤＴ［３１：０］のデータに、信号ＬＥＯ
Ｐのデータを付加したものである。また、アドレス信号
ＲＷＡＤはバイナリカウンタ４５の出力であり、信号Ｌ
ＳＴＢによりリセットされる。

【００２８】＜２ポートメモリのエンプティ状態の判断
＞Ｌコントローラ１５の制御部４１は、２ポートメモリ
１３のエンプティ状態を示すエンプティ信号ＲＥＭＰを
出力する。エンプティ状態であるか否かの判断は次のよ
うに行なう。すなわち、Ｌコントローラ１５の制御部４
１は、２ポートメモリ１３において、次にデータの読み
出しを開始するアドレスである読み出し開始アドレス
と、次にデータの書き込みを開始するアドレスである書
き込み開始アドレスとを比較し、書き込みアドレスが読
み出しアドレスよりも大きく、かつ、それらのアドレス
の差が所定値より小さくなったときに、すなわち、読み
出しアドレスが書き込みアドレスに所定値以内に追いつ
いてきたときに、エンプティであると判断する。

【００２９】このように、読み出し開始アドレスと書き
込み開始アドレスとの差分を用いてエンプティ状態を判
断するようにしたのは、２ポートメモリ１３において
は、読み出し動作と書き込み動作とが非同期に行なわれ
ることから、エンプティ状態の判断動作中に読み出しア
ドレスが進行してしまうことがあり、エンプティ状態で
ないと判断されたにもかかわらず、実際の読み出し時に
はエンプティ状態となってしまうことがある。そこで、
エンプティ状態の判断動作中のアドレスの進行を考慮
し、読み出しアドレスが書き込みアドレスに所定量以上
近づいたときにエンプティであると判断するようにして
いる。

【００３０】具体的には、本実施形態では、以下のよう
な式で生成されるｗＲＥＭＰ信号をまず求め、その後、
この信号ｗＲＥＭＰをクロックＬＣＬＫで同期化してエ
ンプティ信号ＲＥＭＰを得る。なお、次式はＲＴＬ言語
にしたがっている。 if （RWAD≧RRAD） wREMP = （｛1'b0,RWAD｝−｛1'b0,RRAD｝≦｛2'b00,REVAL｝）； else wREMP = （｛1'b1,RWAD｝-｛1'b0,RRAD｝≦｛2'b00,REVAL｝）; ここで、「ＲＲＡＤ」は２ポートメモリ１３に対する読
み出し開始アドレスであり、「ＲＷＡＤ」は２ポートメ
モリ１３に対する書き込み開始アドレスである。

【００３１】また、「ＲＥＶＡＬ」はエンプティ状態の
判断基準となる３ビットの可変値（ＲＥＶＡＬ［２：
０］）であり、レジスタ１９に格納されている。この値
は外部より変更できる。また、上式において、書き込み
開始アドレス（RWAD）と読み出し開始アドレス（RRAD）
とを最初に比較して場合分けを行なっているが、これ
は、書き込みアドレス（RWAD）が２ポートメモリのメモ
リ空間の最大アドレスを超えて先頭のアドレスに戻り、
読み出し開始アドレス（RRAD）が書き込み開始アドレス
（RWAD）よりも大きくなる場合があるので、このような
場合でも、それらのアドレス間の差分を正しく求め、信
号ｗＲＥＭＰを矛盾なく求められるようにする意図から
である。

【００３２】＜２ポートメモリのフル状態の判断＞ま
た、Ｌコントローラ１５の制御部４１は、２ポートメモ
リ１３のフル状態を示す信号ＲＦＵＬ（図示せず）を出
力する。フル状態であるか否かの判断は、２ポートメモ
リ１３における読み出し側開始アドレスが書き込み側開
始アドレスよりも大きく且つそれらの差が所定値よりも
小さいときに、すなわち、読み出し側開始アドレスに書
き込み側開始アドレスが所定値以内に追いついてきたと
きに、フル状態であると判断する。より具体的には、フ
ル信号ＲＦＵＬは以下の式で生成される。

【００３３】＜１ポートメモリのフル状態、エンプティ
状態の判断＞Ｌコントローラ１５の制御部４１は、１ポ
ートメモリ１１において次にデータの書き込みを開始す
るアドレスである書き込み側開始アドレス“ＷＲＳＡ
［９：０］”と、次にデータの読み出しを開始するアド
レスである読み出し側開始アドレス“ＲＤＳＡ［９：
０］”とを管理している（図５参照）。これらのアドレ
スは、１ポートメモリ１１にデータを書き込んだとき、
また、データを読み出したときにそれぞれインクリメン
トされるようになっている。制御部４１は、これらの書
き込み側開始アドレス（ＷＲＳＡ）と読み出し側開始ア
ドレス（ＲＤＳＡ）を比較して、１ポートメモリ１１が
フル状態であることを示す信号ＦＦＵＬと、１ポートメ
モリ１１がエンプティ状態であることを示す信号ＦＥＭ
Ｐ（図示せず）とを制御する。

【００３４】＜１ポートメモリにおけるデータ格納状態
＞図５は１ポートメモリ１１内にどのようにデータが蓄
えられるかを示した図である。図５に示すようにＩＥＥ
Ｅ１３９４で規定されたさまざまな種類のパケットデー
タが１ポートメモリ１１に格納される。ところで、ＩＥ
ＥＥ１３９４のデータは“クワドレット”という３２ビ
ットデータで処理され、パケットの終わりにはパケット
の切れ目を示す１ビットのＥＯＰ（End of Packet）コ
ードが必要であるため、図５に示すように１ポートメモ
リ１１のデータ幅は３３（＝３２＋１）ビットとなる。
また、２ポートメモリ１３も同様の理由により３３ビッ
ト幅である。

【００３５】＜タイミングチャートによる動作説明＞次
に、前述のように構成されるＦＩＦＯメモリの具体的な
動作を図６から図９のタイミングチャートを用いて説明
する。なお、以下の具体例では、エンプティ状態を規定
する所定値ＲＥＶＡＬの値は「２」としている。

【００３６】ａ．格納データがあるときに読み出し要求
があった場合のタイミングチャート 図６は、１ポートメモリ１１において、ある程度データ
が蓄えられている場合に、ＦＩＦＯメモリ１に対して、
ＤＭＡ側からデータのリード要求が来たときのタイミン
グチャートである。

【００３７】図６に示すように、ＤＭＡ側の制御クロッ
クＤＣＬＫと、リンク側の制御クロックＬＣＬＫとは非
同期である。すなわち、図６において、アドレス信号Ｒ
ＲＡＤから上の信号がクロックＤＣＬＫに同期し、アド
レス信号ＬＲＡＧから下の信号がクロックＬＣＬＫに同
期している。

【００３８】まず、ＤＭＡ側のタイミングＴＤ２で、Ｄ
ＭＡ側からリード要求があると、信号ＦＲＲＥＱＢが
“ＬＯＷ”に変化する。それにより、Ｄコントローラ１
７内のフリップフロップ３７とＯＲゲート３８により、
信号ＲＳＴＢはタイミングＴＤ２でクロックＤＣＬＫの
１クロック期間の間、“ＬＯＷ”に制御される。それに
ともない、Ｄコントローラ１７内の全ての制御信号及び
カウンタ等が初期化される。そのため、２ポートメモリ
１３のリードアドレスの元になるグレイコード値を示す
値ＲＲＡＧが“０”になり、また、それに伴い２ポート
メモリ１３の読み出しアドレスＲＲＡＤが“０”にな
る。

【００３９】一方、リンク側のタイミングＴＬ２では、
信号ＲＳＴＢをクロックＬＣＬＫに同期させた信号ＬＳ
ＴＢを生成する。信号ＬＳＴＢは、クロックＬＣＬＫの
１クロックの間“ＬＯＷ”に制御され、Ｌコントローラ
１５内の全ての制御信号及びカウンタ等が初期化され
る。そこで、２ポートメモリ１３の書き込みアドレスＲ
ＷＡＤが“０”になる。そして、既に１ポートメモリ１
１内には、ある程度データが蓄えられているため、リン
ク側からＦＩＦＯメモリ１への書き込み要求信号ＬＷＲ
Ｂの“ＬＯＷ”期間でないタイミングＴＬ３〜ＴＬ７、
ＴＬ９、ＴＬ１１及びＴＬ１３において、１ポートメモ
リの読み出しアドレスＲＤＳＡ“ＲＳ０”からアドレス
“ＲＳ１”、“ＲＳ２”…へデータが順に読み出されれ
て２ポートメモリ１３に順次書き込まれる。

【００４０】タイミングＴＬ２からＴＬ５までの間、２
ポートメモリ１３への書き込みアドレスＲＷＡＤと、読
み出しアドレスＬＲＡＤとの差は、ＲＥＶＡＬ値
（「２」）よりも小さいため、タイミングＴＬ３からＴ
Ｌ６までの間、信号ＲＥＭＰは「ＨＩＧＨ」に制御され
る。信号ＲＥＭＰは「ＨＩＧＨ」に制御されたときは、
エンプティ状態であると判断し、２ポートメモリ１３か
らの読み出しは行なわれない。

【００４１】その後、データの書き込みにしたがい、２
ポートメモリ１３への書き込みアドレスＲＷＡＤがカウ
ントアップされ、タイミングＴＬ６で、アドレスＲＷＡ
Ｄと、読み出しアドレスＬＲＡＤとの差（３＝３−０）
が、ＲＥＶＡＬ値「２」より大きくなる。すると、タイ
ミングＴＬ７で信号ＲＥＭＰが「ＬＯＷ」に制御され
る。そのため、Ｄコントローラ１７は、エンプティ状態
ではなく、読み出しデータが存在すると判断し、タイミ
ングＴＤ８から信号ＦＲＡＣＫＢを“ＬＯＷ”にすると
同時に、順次２ポートメモリ１３の読み出しアドレスの
元になるグレイコードカウンタ値（ＲＲＡＧ）をカウン
トアップし、それに伴って読み出しアドレスＲＲＡＤが
インクリメントされていく。

【００４２】その後、タイミングＴＬ１２で、２ポート
メモリ１３への書き込みアドレスＲＷＡＤ「７」と、２
ポートメモリ１３からの読み出しアドレスＬＲＡＤ
「５」の差が２となり、ＲＥＶＡＬ値「２」以下になる
ため、タイミングＴＬ１３から信号ＲＥＭＰが「ＨＩＧ
Ｈ」に制御される。そのため、タイミングＴＤ１５で、
アクノリッジ信号ＦＲＡＣＫＢは“ＨＩＧＨ”になり、
２ポートメモリ１３の読み出し動作は停止する。

【００４３】また、図６においては、タイミングＴＬ２
で、リンク側の制御により書き込み信号ＬＷＲＢが「Ｌ
ＯＷ」に制御され、これにより、データバスＬＤＴにパ
ケットＡの最終データ（「ＰＡＥ」）が出力され、リン
ク側からＦＩＦＯメモリ１へデータが書き込まれる。そ
の後、タイミングＴＬ８、ＴＬ１０及びＴＬ１２で次の
パケットＢがＦＩＦＯメモリ１に書き込まれる。その
際、１ポートメモリ１１の書き込みアドレスＷＲＳＡは
「ＷＳ０」から順次インクリメントされる。

【００４４】ｂ．格納データがないときに読み出し要求
があった場合のタイミングチャート 図７は、１ポートメモリ１１内にデータがまったく無い
状態でＦＩＦＯメモリに対して、リンク側からデータの
読み出し要求があった場合のタイミングチャートであ
る。

【００４５】図７において、ＤＭＡ側のタイミングＴＤ
１以前からＦＩＦＯデータのリード要求があるため、タ
イミングＴＤ１の時点から既に、読み出し要求信号ＦＲ
ＲＥＱＢは“ＬＯＷ”である。そして、既にアドレス信
号ＲＲＡＧ、ＲＲＡＤ、ＬＲＡＧ、ＬＲＡＤ及びＲＷＡ
Ｄは全て初期化されて“０”である。そこで、リンク側
のタイミングＴＬ２でリンク側からＦＩＦＯメモリ１に
新しいパケットを書き込み始め、タイミングＴＬ４、Ｔ
Ｌ６、ＴＬ８、ＴＬ１０及びＴＬ１２とデータが１ポー
トメモリ１１に書き込まれる。

【００４６】そして、１ポートメモリ１１にデータが書
き込まれるため、タイミングＴＬ３でＦＥＭＰ信号は
“ＬＯＷ”になりエンプティ状態でなくなったと判断さ
れる。そのため、タイミングＴＬ３では１ポートメモリ
１１からデータが読み出されて２ポートメモリ１３に書
き込まれる（図中、「ＦＯＤＴ」、「ＲＷＤＴ」の値参
照）。そのため、タイミングＴＬ４で、再び信号ＦＥＭ
Ｐが「ＨＩＧＨ」になる。タイミングＴＬ４及びＴＬ
５、タイミングＴＬ６及びＴＬ７、タイミングＴＬ８及
びＴＬ９、タイミングＴＬ１０及びＴＬ１１、タイミン
グＴＬ１２及びＴＬ１３と同様に１ポートメモリ１１に
一つデータが書き込まれ、そして次のタイミングで１ポ
ートメモリ１１から２ポートメモリ１３にデータが転送
されるという動作が繰り返される。

【００４７】そして、タイミングＴＬ８からＲＷＡＤと
ＬＲＡＤとの差がＲＥＶＡＬ値「２」より大きくなるた
め（例えば、タイミングＴＬ８では３（＝３−０））、
タイミングＴＬ９から信号ＲＥＭＰが“ＬＯＷ”にな
る。それに伴い、ＤＭＡ側のタイミングＴＤ１０でＦＲ
ＡＣＫＢが“ＬＯＷ”になり、タイミングＴＤ１０〜Ｔ
Ｄ１３においてＤＭＡ側にＲＧＦのデータが出力され
る。そして、タイミングＴＬ１１からＲＷＡＤとＬＲＡ
Ｄの差がＲＥＶＡＬ値“２”以下になるため（例えば、
タイミングＴＬ１１では２（＝４−２））、タイミング
ＴＬ１２から信号ＲＥＭＰが「ＨＩＧＨ」になる。その
ため、タイミングＴＤ１４からアクノリッジ信号ＦＲＡ
ＣＫＢが「ＨＩＧＨ」にされ、２ポートメモリ１３から
のデータの読み出しは停止される。

【００４８】ｃ．読み出しの中止要求があった場合、ま
たは、デュアルポートへの書き込みの停止要求があった
場合のタイミングチャート 図８は、ＦＩＦＯメモリ１からデータを読み出し中にＤ
ＭＡ側から読み出しの中止要求によりデータの読み出し
が止められる場合、及び、２ポートメモリ１３内のデー
タがフル状態に近づいて１ポートメモリ１１から２ポー
トメモリ１３へのデータの書き込みがストップされると
きのタイミングチャートである。ＤＭＡ側からの読み出
しの中止要求は、読みこみ中止信号ＦＷＡＩＴにより行
なわれる。

【００４９】タイミングＴＬ２、ＴＬ４、ＴＬ６、ＴＬ
８、ＴＬ１０及びＴＬ１２と順次パケットデータが１ポ
ートメモリ１１へ書き込まれる。また、タイミングＴＤ
３〜ＴＤ６の期間、読みこみ中止信号ＦＷＡＩＴが「Ｈ
ＩＧＨ」にされる。そのため、ＦＩＦＯメモリからのデ
ータ読み出しはストップされ、アドレス信号であるＲＲ
ＡＧ及びＲＲＡＤは変化しない。そして、タイミングＴ
Ｄ７及びＴＤ８で再びＦＩＦＯメモリ１からデータが読
み出され、また、タイミングＴＤ９〜ＴＤ１１でＦＩＦ
Ｏメモリ１からのデータ読み出しがストップされる。そ
して、タイミングＴＤ１２から再びＦＩＦＯメモリ１で
データが読み出される。その時、タイミングＴＬ６及び
ＴＬ７で、読み出しアドレスＬＲＡＤと書き込みアドレ
スＲＷＡＤの差が１以下になるため、フル信号ＲＦＵＬ
が「ＨＩＧＨ」になる。それにより、タイミングＴＬ７
での２ポートメモリ１３への書き込みが禁止される。

【００５０】ｄ．パケットの読み出し終了時のタイミン
グチャート 図９は、ＦＩＦＯメモリ１からのデータの読み出しにお
いて、一パケットの読み出しが終了する場合の動作のタ
イミングチャートである。なお、図９においては、タイ
ミングＴＬ９において１ポートメモリ１１から読み出さ
れるパケットデータＲ９が一連のデータの最後のデータ
であるとする。

【００５１】図９において、タイミングＴＤ２〜ＴＤ４
の期間、ＤＭＡ側から読み出し待機信号ＦＲＷＡＩＴが
「ＨＩＧＨ」にされており、これにより、ＦＩＦＯメモ
リ１からの読み出しがストップする。そして、タイミン
グＴＬ３で、書き込みアドレスＲＷＡＤと、読み出しア
ドレスＬＲＡＤとの差がＲＥＶＡＬ値「２」以下になる
ため、タイミングＴＬ４ではエンプティ信号ＲＥＭＰが
「ＨＩＧＨ」になる。そのためタイミングＴＤ４では、
アクノリッジ信号ＦＲＡＣＫＢが「ＨＩＧＨ」になる
が、既に停止信号ＦＲＷＡＩＴによってＦＩＦＯに対す
るデータ読み出しをストップされているため、動作とし
ては影響がない。

【００５２】そして、タイミングＴＬ７からアドレスＲ
ＷＡＤとＬＲＡＤの差がＲＥＶＡＬ値「２」以下になる
ため、タイミングＴＬ８からエンプティ信号ＲＥＭＰが
「ＨＩＧＨ」になる。これにより１ポートメモリ１１か
らの読み出しは停止する。ここで、タイミングＴＬ９に
おいて、１ポートメモリ１１からの読み出されるパケッ
トデータＲＷＤＴの３３ビット目（ＲＷＤＴ［３２］）
すなわちＥＯＰを参照し、それが最後のパケットである
と判断する。それにより、それ以後の読み出すべきパケ
ットのデータはないことが分かる。

【００５３】そこで、ＦＩＦＯメモリ１からの読み出し
をストップする制御信号の元となるエンプティ信号ＲＥ
ＭＰは、タイミングＴＬ１０から強制的に「ＬＯＷ」に
制御される。これにより、タイミングＴＤ９からアクノ
リッジ信号ＦＲＡＣＫＢが「ＨＩＧＨ」になりＦＩＦＯ
メモリ１の読み出しがストップしていたのが、タイミン
グＴＤ１１から再びアクノリッジ信号ＦＲＡＣＫＢが
「ＬＯＷ」に制御され、ＦＩＦＯメモリ１からのデータ
読み出しが再開される。そして、タイミングＴＤ１２に
おいてＦＩＦＯメモリ１から読み出されたデータはパケ
ットの最終データであることを示すＥＯＰ信号ＦＲＥＯ
Ｐが「ＨＩＧＨ」であるため、タイミングＴＤ１３から
アクノリッジ信号ＦＲＡＣＫＢは「ＨＩＧＨ」に制御さ
れる。また、ＤＭＡ側は、ＥＯＰ信号ＦＲＥＯＰを参照
してタイミングＴＤ１２でパケットの最終データを読み
出したことを認識し、読み出し要求信号ＦＲＲＥＱＢ
を、タイミングＴＤ１３から「ＨＩＧＨ」に制御する。
このようにして一つのパケットの読み出しが終了する。

【００５４】また、図６〜図９のタイミングチャートに
おいて、フル状態（フル信号ＦＦＵＬが「ＨＩＧＨ」）
が発生した場合、つまり、１ポートメモリ１１内に全て
有効なデータが蓄えられたときは、ＦＩＦＯメモリ１全
体がフル状態であるということでリンク側はフル信号Ｆ
ＦＵＬが「ＬＯＷ」になるまではデータの書き込みを行
わないように書き込み信号ＬＷＲＢを制御する。

【００５５】（第２の実施形態） ＜ＦＩＦＯメモリの構成＞本実施形態のＦＩＦＯメモリ
は、第１の実施形態のものと同様にＩＥＥＥ１３９４の
リンク層とそれ以上の層との間のインターフェースに使
用できるものである。その回路構成を図１０に示す。

【００５６】図１０に示すように、本実施形態のＦＩＦ
Ｏメモリ１’は、第１の実施形態におけるＦＩＦＯメモ
リ１と同様に、１ポートメモリ１１と、２ポートメモリ
１３と、入力制御部１４’と、出力制御部１６’とから
なる。第１の実施形態のＦＩＦＯメモリ１では、１ポー
トメモリ１１を入力側に、２ポートメモリ１３を出力側
に配置していたが、本実施形態のＦＩＦＯメモリ１’は
１ポートメモリ１１を出力側に、２ポートメモリ１３を
入力側に配置した構成としている。

【００５７】図１１は、図１に示すＦＩＦＯメモリ１’
のさらに詳細な構成を示した図である。ＦＩＦＯメモリ
１’は、ＤＭＡ側からリンク側へ転送するデータを蓄え
るＦＩＦＯ型メモリである。このようにリンク側へデー
タを送信するため、このＦＩＦＯメモリ１’を送信型と
呼ぶ。

【００５８】図１１において、１ポートメモリ１１、２
ポートメモリ１３は第１の実施の形態の場合と同様であ
る。入力制御部１４’（図１０参照）は、ＤＭＡ側とＦ
ＩＦＯメモリ間のデータをインターフェースする回路部
であるＤコントローラ１７’により構成され、出力制御
部１６’は、リンク側とＦＩＦＯメモリ１’間のデータ
をインターフェースする回路ブロックであるＬコントロ
ーラ１５’により構成される。さらに、ＦＩＦＯメモリ
１’は、外部から読み出し／書き込み可能な値を格納す
るレジスタ１９’を有している。

【００５９】＜ＦＩＦＯメモリ（送信型）の制御信号、
データ＞以下に、本実施形態のＦＩＦＯメモリ１’に対
する制御信号、データを説明する。なお、信号名の最後
に付加される「Ｂ」の表記は、その信号がアクティブ・
ローで動作することを意味する。また、説明の便宜上、
信号名又はデータ名と、それを搬送する信号線名又はデ
ータバス名は同じものを使用する。

【００６０】ＬＣＬＫ：リンク側の制御クロック。 ＦＲＤＢ：リンク側からＦＩＦＯメモリ１’へのデータ
の読み出し要求信号。 ＦＥＯＰ：読み出されるデータがパケットデータの最終
データかどうかを示す信号。 ＦＤＴ［３１：０］：ＦＩＦＯメモリ１’からの３２ビ
ット幅の読み出しデータ。 ＦＥＭＰ：ＦＩＦＯメモリ１’がエンプティかどうかを
示す信号。したがってＦＥＭＰが「ＬＯＷ」の期間にリ
ンク側はＦＩＦＯメモリ１’から新しいデータの読み出
しができる。 ＤＣＬＫ：ＤＭＡ側の制御クロック。 ＦＷＲＥＱＢ：ＤＭＡ側からのＦＩＦＯメモリ１’への
データ書き込み要求信号。 ＦＷＡＣＫＢ：書き込み要求に対するアクノリッジ信
号。 ＦＷＤＴＶＬ：ＤＭＡ側が書き込みを行うとしているデ
ータが有効なデータであるかどうかを検証した結果を示
す信号。 ＦＷＥＯＰ：パケットの最終データであることを示す制
御信号。 ＦＷＤＴ［３１：０］：ＦＩＦＯメモリ１’の３２ビッ
ト幅の書き込みデータ。 ＦＣＫ：１ポートメモリ１１を制御するクロック。 ＦＡＤ［８：０］：１ポートメモリ１１のアドレス。 ＦＷＥＢ：１ポートメモリ１１に対する書き込み要求信
号。 ＦＯＤＴ［３２：０］：１ポートメモリ１１から読み出
されたデータ。３２ビット目（ＦＯＤＴ［３２］）に
は、そのデータがパケットの最終データであることを示
すビット（ＥＯＰ）を含む。 ＦＩＤＴ［３２：０］：１ポートメモリ１１へ書きこま
れるデータ。３２ビット目（ＦIＤＴ［３２］）には、
そのデータがパケットの最終データであることを示すビ
ット（ＥＯＰ）を含む。 ＲＲＤＴ［３２：０］：２ポートメモリ１３から読み出
されたデータであり、ＦＩＤＴ［３２：０］と同じ。 ＲＲＡＤ［４：０］：２ポートメモリ１３からデータを
読み出す際の読み出しアドレス。 ＲＷＲＢ：Ｄコントローラからの２ポートメモリ１３へ
の書き込み要求信号。 ＲＷＡＤ［４：０］：２ポートメモリ１３の書き込みア
ドレス。バイナリコードで表現されている。 ＲＷＤＴ［３２：０］：２ポートメモリ１３への書き込
みデータ。 ＲＷＡＧ［４：０］：アドレスＲＷＡＤ［４：０］のグ
レイコード値であり、Ｄコントローラ１７’からＬコン
トローラ１５’に入力される。 ＲＳＴＢ：ＤＭＡ側からの読み出し要求があった時に、
クロックＤＣＬＫの１周期分のみ「ＬＯＷ」になるスタ
ート信号。 ＲＦＵＬ：２ポートメモリ１３に蓄えられたデータが、
ある規則のもとでフル状態であることを示す信号。

【００６１】＜ＦＩＦＯメモリの動作の概要＞以上のよ
うに構成されるＦＩＦＯメモリ１’は、一方のインタフ
ェース（ＤＭＡ）側からのデータ入力と、他方のインタ
フェース（ＩＥＥＥ１３９４）側へ出力とを非同期に行
うことを可能とする。つまり、ＤＭＡ側から入力ポート
Ａを介して入力されたデータは２ポートメモリ１１に書
き込まれ、蓄えられる。この２ポートメモリ１１へ蓄え
られたデータは、１ポートメモリ１３からデータが読み
出されていない期間において、１ポートメモリ１３に書
き込まれる。一方、１ポートメモリ１１においては、Ｉ
ＥＥＥ１３９４側からの読み出し要求にしたがい、蓄え
られているデータが順次読み出され、出力ポートＢを介
して出力される。これらの各メモリ１１、１３の動作は
Ｌコントローラ１５’、Ｄコントローラ１７’により以
下のように制御される。

【００６２】すなわち、Ｌコントローラ１５’は、ＩＥ
ＥＥ１３９４側からデータ読み出し要求があれば、１ポ
ートメモリ１１からデータを読み出し、１ポートメモリ
１１からデータを読み出さない期間において、２ポート
メモリ１３から１ポートメモリへデータを転送するよう
に制御する。このとき、Ｌコントローラ１５’は、１ポ
ートメモリ１１及び２ポートメモリ１３のフル状態／エ
ンプティ状態を確認しながら、書き込み／読み出し動作
を制御する。Ｌコントローラ１５はＩＥＥＥ１３９４側
からの読み出し要求を優先して行なうようにメモリ１
１、１３を制御する。一方、Ｄコントローラ１７’は、
ＤＭＡ側からの書き込み要求にしたがい、２ポートメモ
リ１３へデータを書き込むようにメモリ１３を制御す
る。このとき、Ｄコントローラ１７’は、Ｌコントロー
ラ１５’からのフル信号ＲＦＵＬに基き２ポートメモリ
１３のフルを判断しながら２ポートメモリ１３への書き
込み動作を制御する。

【００６３】以下、これらの動作を行うＬコントローラ
１５’、Ｄコントローラ１７’について詳細に説明す
る。

【００６４】＜Ｄコントローラの構成・動作＞図１２に
Ｄコントローラ１７’の構成を示す。Ｄコントローラ１
７’は、第１の実施形態の場合と同様に、制御部３１
と、グレイコードで計数するグレイコードカウンタ３３
と、グレイコードをバイナリコードに変換するグレイ−
バイナリ変換器（Ｇ／Ｂ変換器）３５とを備える。さら
に、Ｄコントローラ１７は、ＲＳＴＢ信号を生成するた
めのＤフリップフロップ３７とＯＲゲート３８とを備え
る。グレイコードカウンタ３３はクロックＤＣＬＫに同
期して２ポートメモリ１３に対する書き込みアドレスを
生成する。

【００６５】このように構成されるＤコントローラ１
７’において、ＤＭＡ側からの書き込み要求があった時
（信号ＦＷＲＥＱＢの立ち下がり時）に、フリップフロ
ップ３７及びＯＲゲート３８により、クロックＤＣＬＫ
の１パルス分“ＬＯＷ”期間となるスタート信号ＲＳＴ
Ｂが生成される。この信号ＲＳＴＢは制御部３１に入力
される。制御部３１は、書き込み要求信号ＦＷＲＥＱ
Ｂ、書き込みデータ検証信号ＦＷＤＴＶＬ、書き込みデ
ータＦＷＤＴ［３１：０］、パケット終了信号ＦＷＥＯ
Ｐ及びフル信号ＲＦＵＬ信号から、書き込みデータＲＷ
ＤＴ［３２：０］、書き込みアクノリッジ信号ＦＷＡＣ
ＫＢ、書き込み要求信号ＲＷＲＢ及びカウントアップイ
ネーブル信号を生成する。カウントアップイネーブル信
号は、グレイコードカウンタ３３のカウントアップ動作
の停止／作動を制御する制御信号である。ここで、２ポ
ートメモリへ１３の書き込みデータＲＷＤＴ［３２：
０］は、ＤＡＭ側からの入力データＦＷＤＴ［３１：
０］に、パケット終了信号ＦＷＥＯＰの値を付加したも
のである。ＲＷＡＧ［４：０］はグレイコードカウンタ
３３の出力であり、信号ＲＳＴＢでリセットされる。ア
ドレスＲＷＡＤ［４：０］は、グレイコードで表現され
るＲＷＡＧ［４：０］の値をバイナリコードに変換した
値である。

【００６６】＜Ｌコントローラの構成＞図１３に、Ｌコ
ントローラ１５’の回路構成を示す。Ｌコントローラ１
５’は、第１の実施の形態の場合と同様に、制御部４１
と、グレイ−バイナリ変換器（Ｇ／Ｂ変換器）４３と、
バイナリカウンタ４５と、Ｄフリップフロップ４７ｂ〜
４７ｄと、ＯＲゲート４９とを備える。

【００６７】このように構成されるＬコントローラ１
５’において、Ｄコントローラ１７’から入力されるア
ドレスＲＷＡＧ［４：０］は、クロックＬＣＬＫに同期
してフリップフロップ４７ａでラッチされた後、グレイ
−バイナリ変換器４３でバイナリコードに変換され、ア
ドレスＬＷＡＤ［４：０］となり、制御部４１に入力さ
れる。同様に、Ｄコントローラ１７’から入力されるス
タート信号ＲＳＴＢをクロックＬＣＬＫで同期化した信
号ＬＳＴＢも制御部４１に入力される。また、読み出し
要求信号ＦＲＤＢ、読み出しデータ信号ＦＯＤＴ［３
２：０］及びアドレス信号ＲＲＡＤ［４：０］も、制御
部４１に入力される。制御部４１は、バイナリカウンタ
４５のカウント動作を制御するカウントアップイネーブ
ル信号、データ信号ＦＤＴ［３１：０］、パケット終了
信号ＦＥＯＰ、エンプティ信号ＦＥＭＰ、クロックＦＣ
Ｋ、アドレス信号ＦＡＤ［８：０］、書き込み要求信号
ＦＷＥＢ及びフル信号ＲＦＵＬを出力する。ただし、デ
ータ信号ＦＤＴ［３１：０］はデータ信号ＦＯＤＴ［３
１：０］と等しく、パケット終了信号ＦＥＯＰの値はＦ
ＯＤＴ［３２］と等しい。また、アドレス信号ＲＲＡＤ
の値はバイナリカウンタ４５においてクロックＬＣＬＫ
に同期して得られる出力であり、信号ＬＳＴＢでリセッ
トされる。

【００６８】＜２ポートメモリのフル状態の判断＞Ｌコ
ントローラ１５’の制御部４１は、２ポートメモリ１３
のフル状態を示すフル信号ＲＦＵＬを生成する。具体的
には、フル信号ＲＦＵＬを、第１の実施形の場合と同様
にして、所定の基準値「ＲＦＶＡＬ［２：０］」を用い
て以下のような式で生成される信号ｗＲＦＵＬを求め、
その信号ｗＲＦＵＬをクロックＬＣＬＫで同期化して生
成する。 if (RWAD<RRAD) wRFUL = （｛1'b0,RRAD｝ - ｛1'b0,RWAD｝ ≦ {2'b00,RFVAL}); else wRFUL = ({1'b1,RRAD} - {1'b0,RWAD} ≦ {2'b00,RFVAL}); ここで、ＲＲＡＤは２ポートメモリ１３における読み出
し開始アドレスであり、ＲＷＡＤは書き込み開始アドレ
スである。基準値ＲＦＶＡＬの値はレジスタ１９’に格
納され、レジスタ１９’の値は外部より変更可能であ
る。

【００６９】＜２ポートメモリのエンプティ状態の判断
＞また、Ｌコントローラ１５’の制御部４１は、その内
部で使用する制御信号として、２ポートメモリ１３に蓄
えられたデータがエンプティであるか否かを示す信号Ｒ
ＥＭＰ（図示せず）を管理している。２ポートメモリ１
３がエンプティか否かの判断は次にように行なう。すな
わち、２ポートメモリ１３に対する読み出し開始アドレ
スと書き込み開始アドレスとが等しくなったときにエン
プティであると判断し、信号ＲＥＭＰを「ＨＩＧＨ」に
する。具体的には、信号ＲＭＥＰは、読み出し開始アド
レスＲＲＡＤと書き込み開始アドレスＲＷＡＤとから以
下の式で生成される。 REMP = (RRAD == RWAD); なお、本実施形態の例では、読み出し開始アドレス（RR
AD）と書き込み開始アドレス（RWAD）とが等しいときに
単純に２ポートメモリ１３がエンプティであると判断し
ている。

【００７０】＜１ポートメモリのフル状態、エンプティ
状態の判断＞また、Ｌコントローラ１５’の制御部４１
は、１ポートメモリ１１の書き込み側のアドレス「ＷＲ
ＳＡ［８：０］」、読み出し側のアドレス「ＲＤＳＡ
［８：０］」をそれぞれ管理しており、１ポートメモリ
１１にデータを書きこんだ時、データを読み出した時に
それぞれのアドレスをインクリメントする。これらのア
ドレスに基き、制御部４１は１ポートメモリ１１がエン
プティであることを示す信号ＦＥＭＰと、１ポートメモ
リ１１がフルであることを示す信号ＦＦＵＬ（図示せ
ず）を制御する。

【００７１】＜１ポートメモリにおけるデータ格納状態
＞図１４は、本実施形態において１ポートメモリ１１内
にどのようにデータが蓄えられるかを示した図である。
図１４に示すように、１ポートメモリ１１は、ＩＥＥＥ
１３９４で規定されたＡｓｙｎｃｈｒｏｎｏｕｓのパケ
ットデータを格納することができる。また、第１の実施
の形態の場合と同様、本実施形態における１ポートメモ
リ１１、２ポートメモリ１３のデータ幅は３３ビットで
ある。

【００７２】＜タイミングチャートによる動作説明＞前
述のＦＩＦＯメモリ１’のいくつかの動作におけるタイ
ミングチャートを図１５、図１６及び図１７に示す。な
お、これらのタイミングチャートでは、２ポートメモリ
１３のフル状態の判断基準値ＲＦＶＡＬは「２」として
いる。

【００７３】ａ．書き込み要求による書き込み後、すぐ
に読み出される場合のタイミングチャート 図１５は、ＤＭＡ側からＦＩＦＯデータへの書き込み要
求があり、新しいパケットデータが蓄えられ、その後、
そのデータがすぐにリンク側から読み出される場合のタ
イミングチャートである。

【００７４】図１５に示すように、ＤＭＡ側の制御クロ
ックＤＣＬＫとリンク側の制御クロックＬＣＬＫは非同
期である。まず、ＤＭＡ側のタイミングＴＤ３で書き込
み要求信号ＦＷＲＥＱＢが「ＬＯＷ」に変化して書き込
み要求が発生する。そのタイミングＴＤ３において、ス
タート信号ＲＳＴＢがクロックＤＣＬＫの１クロック分
“ＬＯＷ”になる。そのスタート信号ＲＳＴＢにより、
Ｄコントローラ１７’内の全ての制御信号及びカウンタ
等が初期化される。その初期化により、２ポートメモリ
１３の書き込みアドレスの元になるグレイコード値のＲ
ＷＡＧが「０」になり、また、それに伴い２ポートメモ
リ１３の書き込みアドレスＲＷＡＤが「０」になる。

【００７５】また、リンク側クロックＬＣＬＫのタイミ
ングＴＬ３では、スタート信号ＲＳＴＢをクロックＬＣ
ＬＫに同期させた信号ＬＳＴＢにおいて１クロック分の
「ＬＯＷ」期間が発生する。このスタート信号ＬＳＴＢ
により、Ｌコントローラ１５’内の全ての制御信号及び
カウンター等が初期化される。その初期化により、２ポ
ートメモリ１３の読み出しアドレスＲＲＡＤが「０」に
なる。そして、タイミングＴＤ４〜ＴＤ７及びＴＤ９〜
ＴＤ１４の間、書き込み要求信号ＦＷＲＥＱＢ、アクノ
リッジ信号ＦＷＡＣＫＢ及びフル信号ＲＦＵＬが「ＬＯ
Ｗ」であり、データ有効信号ＦＷＤＴＶＬが「ＨＩＧ
Ｈ」であるので、２ポートメモリ１３にデータ信号ＦＷ
ＤＴ［３１：０］によるデータが書き込まれる。そし
て、タイミングＴＤ８ではデータ有効信号ＦＷＤＴＶＬ
が「ＬＯＷ」であるため、データ信号ＦＷＤＴ［３１：
０］のデータが有効でないデータであると判断され、２
ポートメモリ１３にはデータが書き込まれず、また、ア
ドレスＲＷＡＧの値はカウントアップされない。このと
き、Ｄコントローラ１７’はデータ有効信号ＦＷＤＴＶ
Ｌに基きデータが有効でないと判断し、グレイコードカ
ウンタ３３がカウントアップを停止するようにカウント
アップイネーブル信号を制御している。

【００７６】また、タイミングＴＬ５から、２ポートメ
モリ１３に対する書き込みアドレスＬＷＡＤと読み出し
アドレスＲＲＡＤとが等しくなくなるため、エンプティ
信号ＲＥＭＰは「ＬＯＷ」になる。そこで、２ポートメ
モリ１３から順次データがリードされ１ポートメモリ１
１に書きこまれる。それと同時に書き込み開始アドレス
ＷＲＳＡもインクリメントされる。しかし、タイミング
ＴＬ９では、書き込みアドレスＬＷＡＤと読み出しアド
レスＲＲＡＤの値が等しくなるため、エンプティ信号Ｒ
ＥＭＰが「ＨＩＧＨ」になり２ポートメモリ１３がエン
プティと判断され、これにより２ポートメモリ１３から
１ポートメモリ１１への書き込みはストップされる。ま
た、１ポートメモリ１１において、タイミングＴＬ１０
から現在書き込み中の新しいパケットデータが読み出さ
れ始めるが、そのため、タイミングＴＬ１０及びＴＬ１
２でも、２ポートメモリ１３から１ポートメモリ１１へ
のデータの書き込みは停止される。また、１ポートメモ
リ１１に対する読み出し開始アドレスＲＤＳＡ［８：
０］は、リンク側からデータが読み出されると同時にイ
ンクリメントされる。

【００７７】ｂ．２ポートメモリがフル状態に近づき、
書き込みが停止される場合のタイミングチャート 図１６は、１ポートメモリ１１内のデータがフル状態に
なり、次に、２ポートメモリ１３内のデータがフル状態
に近づいて２ポートメモリ１３から１ポートメモリ１１
へのデータが書き込まれる場合、及び、ＤＭＡ側からの
新しいデータの書き込みが停止される場合のタイミング
チャートを示す。

【００７８】図１６において、タイミングＴＬ１、ＴＬ
５、ＴＬ９及びＴＬ１３でリンク側からＦＩＦＯメモリ
１’に対して読み出し要求があり（信号ＦＲＤＢが「Ｌ
ＯＷ」）、且つ、書き込み開始アドレスＷＲＳＡと読み
出し開始アドレスＲＤＳＡとはタイミングＴＬ４から等
しくなり、１ポートメモリ１１のフル信号ＦＦＵＬが
「ＨＩＧＨ」になるため、２ポートメモリ１３から１ポ
ートメモリ１３へのデータの書き込みが停止される。

【００７９】しかし、タイミングＴＬ５でリンク側から
データが読み出されてアドレスＲＤＳＡ［８：０］はイ
ンクリメントされるため、フル信号ＦＦＵＬが「ＬＯ
Ｗ」になり、再び、タイミングＴＬ６で、２ポートメモ
リ１３から１ポートメモリ１１へデータが書き込まれ
る。同様に、タイミングＴＬ７〜ＴＬ９及びＴＬ１１〜
ＴＬ１３では、２ポートメモリ１３から１ポートメモリ
１１へのデータの書き込みが停止され、タイミングＴＬ
１０では２ポートメモリ１３から１ポートメモリ１１へ
データが書き込まれる。

【００８０】また、ＤＭＡ側から２ポートメモリ１３へ
のデータの書き込みにおいて、タイミングＴＬ２〜ＴＬ
６で、読み出しアドレスＲＲＡＤと書き込みＬＷＡＤと
の差が基準値ＲＦＶＡＬである「２」以下になるため、
タイミングＴＬ３〜ＴＬ７でフル信号ＲＦＵＬが“ＨＩ
ＧＨ”になる。それにより、タイミングＴＤ４〜ＴＤ８
でアクノリッジ信号ＦＷＡＣＫＢが“ＨＩＧＨ”になり
ＤＭＡ側から２ポートメモリ１３への書き込みは停止さ
れる。しかし、タイミングＴＬ７〜ＴＬ９までは、再
び、読み出しアドレスＲＲＡＤと書き込みアドレスＬＷ
ＡＤとの差が所定値ＲＦＶＡＬである「２」より大きく
なるため、タイミングＴＬ８〜ＴＬ１０ではフル信号Ｒ
ＦＵＬが“ＬＯＷ”になる。そのため、タイミングＴＤ
９〜ＴＤ１１では、アクノリッジ信号ＦＷＡＣＫＢが
“ＬＯＷ”になり、ＤＭＡ側から２ポートメモリ１３へ
書き込みがなされる。そして、タイミングＴＤ１２〜Ｔ
Ｄ１４においては、同様の理由によりアクノリッジ信号
ＦＷＡＣＫＢが“ＨＩＧＨ”になり、ＤＭＡ側から２ポ
ートメモリ１３へのデータの書き込みはストップされ
る。

【００８１】ｃ．データ書き込みが終了する場合のタイ
ミングチャート 図1７は、ＦＩＦＯメモリ１’へのパケットデータの書
き込みを終了する場合のタイミングチャートである。

【００８２】全体的な動作は前述の図１５及び図１６に
示すタイミングチャートの場合と同様であるが、異なる
点はタイミングＴＤ８でＤＭＡ側から２ポートメモリ１
３へデータが書き込まれているが、その時のＥＯＰ信号
ＦＷＥＯＰは「ＨＩＧＨ」であるため、このデータがこ
のパケットの最終データであることが分かる。そして、
ＤＭＡ側は、最終データを書きこんだので、タイミング
ＴＤ９から書き込み要求信号ＦＷＲＥＱＢを「ＨＩＧ
Ｈ」にする。これにより、Ｄコントローラ１７’はアク
ノリッジ信号ＦＷＡＣＫＢをタイミングＴＤ１０から
「ＨＩＧＨ」にする。しかし、２ポートメモリ１３から
１ポートメモリ１１へのデータの書き込みは終了してい
ないため、継続して動作しタイミングＴＬ１１から、書
き込みアドレスＬＷＡＤと、読み出しアドレスＲＲＤＡ
とが同じ値になり、2ポートメモリ１１から１ポートメ
モリ１３へのデータの書き込みが終了する。

【００８３】以上のように、上記第１及び第２の実施形
態に示したＦＩＦＯメモリは、データを蓄える機能を回
路規模の小さいシングルポートメモリで実現し、非同期
に転送する機能を非同期デュアルポートメモリにより実
現し、シングルポートメモリの記憶容量をＦＩＦＯメモ
リ全体で必要とされる容量に設定し、非同期デュアルポ
ートメモリの記憶容量をデータの転送に必要な最小限の
サイズに設定する。これにより、ＦＩＦＯメモリ全体の
回路規模を低減することができる。例えば、０．３５μ
プロセスを用いた場合を考えると、３３ビット×１０２
４ワードの非同期デュアルポートＲＡＭだけを用いた場
合は約２．１６ｍｍ平方のサイズが必要であるが、第１
の実施形態の例では、３３ビット×１０２４ワードのシ
ングルポートＲＡＭは約１．２ｍｍ平方であり、３３ビ
ット×３２ワードのデュアルポートメモリ（レジスタフ
ァイル）は約０．１４ｍｍ平方であるので、合計しても
約１．３４ｍｍ平方のサイズで構成でき、回路規模を低
減できる。

【００８４】また、本実施形態のＦＩＦＯメモリでは、
シングルポートメモリの動作周波数はそのシングルポー
トメモリに接続される外部の動作周波数と同じであり、
非同期デュアルポートメモリの動作周波数は、非同期の
入出力の高速側の動作周波数に設定できるので、従来の
技術で示したような高速動作を要するメモリを必要とせ
ず、より安価なメモリを用いることができる。

【００８５】また、上記実施形態においては、所定値Ｒ
ＥＶＡＬやＲＦＶＡＬをレジスタに設定し、これらの値
を外部から変更できるようにした。ＦＩＦＯメモリをパ
ーソナルコンピュータのＰＣＩバスと接続して使用する
ような場合を考えると、ＰＣＩバス側の動作周波数は通
常０〜３３Ｍｈｚで可変に使用できるため、入出力間の
非同期タイミングの関係が変化する場合がある。その
際、お互いの非同期なインタフェース間でやり取りする
信号、例えば本実施形態での信号ＲＥＭＰや信号ＲＦＵ
Ｌのようなメモリのフル及びエンプティを知らせる信号
は、非同期メモリの書き込みアドレスと読み出しアドレ
スの差分を考慮して生成されなければならない。しか
し、実際のメモリのフル及びエンプティとなるアドレス
を用いて計算すると、計算結果が求まった時点では、既
にアドレスが進行してしまって誤動作するおそれがあ
る。そこで、実際のフル及びエンプティとなるアドレス
より所定数だけ手前のアドレスを用いて、フル及びエン
プティを判断する。その際の所定数は、ＦＩＦＯメモリ
に対する入出力側の両インタフェースの周波数に応じて
最適な値に設定するのが好ましい。そこで、上記のよう
に、所定値ＲＥＶＡＬやＲＦＶＡＬをレジスタに設定
し、これらの値を外部から可変にするようにした。これ
により、これらの値を、接続するインタフェースの非同
期の周波数に応じて変更できるようにし、メモリの効率
的な使用を実現する。

【００８６】（変形例）なお、上記の実施形態では、非
同期２ポートメモリとして非同期２ポートレジスタファ
イルの代わりに非同期２ポートＲＡＭを用いても同様の
回路構成で実現できる。また、１ポートメモリは、入出
力データバスが一つにまとめられた１ポートＲＡＭを用
いても同様にして実現できる。

【００８７】また、１ポートメモリの記憶容量と２ポー
トメモリの記憶容量との合計した値を、入力ポートに接
続するインタフェースで規定される最大パケットサイズ
以上に設定するのが好ましい。

【００８８】これは次の理由からである。すなわち、Ｉ
ＥＥＥ１３９４におけるＡｓｙｎｃｈｒｏｎｏｕｓパケ
ットの最大サイズは３２Ｂｙｔｅｓのヘッダー部と２０
４８Ｂｙｔｅｓのデータ部とを合せた２０８０Ｂｙｔｅ
ｓであるため、ＩＥＥＥ１３９４のシリアルバスに接続
する機器にＦＩＦＯメモリを用いる場合に、Ａｓｙｎｃ
ｈｒｏｎｏｕｓパケットに対して必要となるメモリサイ
ズは２０８０Ｂｙｔｅｓである。また、Ｉｓｏｃｈｒｏ
ｎｏｕｓパケットに対しては、１６Ｂｙｔｅｓのヘッダ
部と４０９６Ｂｙｔｅｓのデータ部とを合せた４１１２
Ｂｙｔｅｓが必要となる。ここで、メモリのサイズを考
えると、一般にメモリサイズは通常２のべき乗の値であ
る。そのため、従来技術で示したような一つのメモリ素
子だけで構成する非同期ＦＩＦＯメモリでは、必要なメ
モリサイズはそれぞれ２０８０Ｂｙｔｅｓ及び４１１２
Ｂｙｔｅｓで十分であるにもかかわらず、このメモリ容
量を確保するためには、４０９６Ｂｙｔｅｓ及び８１９
２Ｂｙｔｅｓの容量のメモリを使用する必要がある。こ
のため、メモリサイズが大きくなりすぎ、かつ、無駄な
メモリ領域が存在することになる。

【００８９】しかしながら、本発明では、１ポートメモ
リと２ポートメモリとを合せたメモリ容量を利用でき
る。したがって、１ポートメモリの容量と２ポートメモ
リの容量との合計が、ＩＥＥＥ１３９４で規定される最
大パケットサイズ以上であれば、１つ当りのメモリの容
量を小さくすることができる。例えば、メモリ幅を３３
ビットのところを３２ビットで考えると、第２の実施形
態の場合では、２つのメモリの合計サイズは、２１７６
（＝２０４８＋１２８）Ｂｙｔｅｓ、第１の実施形態の
場合では、４２２４（＝４０９６＋１２８）Ｂｙｔｅｓ
となり、前述のパケット最大サイズ（それぞれ、２０８
０、４０９６Ｂｙｔｅｓ）をカバーする。これにより、
シングルポートメモリの容量を一段上の大きなサイズに
変更する必要がなく、回路規模の増大を抑えることがで
き、かつ、メモリの効率的な使用を実現できる。

【００９０】

【発明の効果】本発明によれば、ＦＩＦＯ型記憶装置を
データ保持動作を回路規模の小さいシングルポートメモ
リで実現し、非同期動作をシングルポートメモリより記
憶容量の小さい非同期２ポートメモリで構成することに
より、ＦＩＦＯ型記憶装置全体の回路規模を小さくでき
る。

【００９１】また、本発明によれば、シングルポートメ
モリやデュアルポートメモリ等のメモリ素子のフル及び
エンプティを判断する際の判断基準値を外部から変更で
きるような構成としたため、使用環境に応じた最適な値
に判断基準となる値に設定することができ、より効率的
にメモリ素子を使用することができる。

【００９２】また、本発明によれば、シングルポートメ
モリとデュアルポートメモリの双方の記憶容量を合計し
た容量をインタフェースで規定される最大パケットサイ
ズ以上に設定する。したがって、双方のメモリ容量を合
計した容量をＦＩＦＯ装置全体の容量として利用するこ
とができるため、シングルポートメモリの容量を増大さ
せる必要がなく、メモリ素子を効率的に使用することが
できる。

【図面の簡単な説明】

【図１】 本発明に係る第１の実施形態におけるＦＩＦ
Ｏメモリ（受信型）の構成図。

【図２】 第１の実施形態におけるＦＩＦＯメモリの詳
細な構成図。

【図３】 第１の実施形態におけるＤコントローラの構
成図。

【図４】 第１の実施形態におけるＬコントローラの構
成図。

【図５】 第１の実施形態における１ポートメモリ内の
パケットデータの格納の様子を説明した図（図中、ハッ
チング部分がデータ格納部分）。

【図６】 第１の実施形態におけるタイミングチャート
ａ。（格納データがあるときに読み出し要求があった場
合）

【図７】 第１の実施形態におけるタイミングチャート
ｂ。（格納データがないときに読み出し要求があった場
合）

【図８】 第１の実施形態におけるタイミングチャート
ｃ。（読み出しの中止要求があった場合、または、デュ
アルポートへの書き込みの停止要求があった場合）

【図９】 第１の実施形態におけるタイミングチャート
ｄ。（パケットの読み出し終了時）

【図１０】 本発明に係る第２の実施形態におけるＦＩ
ＦＯメモリ（送信型）の構成図。

【図１１】 第２の実施形態におけるＦＩＦＯメモリの
詳細な構成図。

【図１２】 第２の実施形態におけるＤコントローラの
構成図。

【図１３】 第２の実施形態におけるＬコントローラの
構成図。

【図１４】 第２の実施形態における１ポートメモリ内
のパケットデータの格納の様子を説明した図（図中、ハ
ッチング部分がデータ格納部分）。

【図１５】 第２の実施形態におけるタイミングチャー
トａ。（書き込み要求による書き込み後、すぐに読み出
される場合）

【図１６】 第２の実施形態におけるタイミングチャー
トｂ。（２ポートメモリがフル状態に近づき、書き込み
が停止される場合）

【図１７】 第２の実施形態におけるタイミングチャー
トｃ。（データ書き込みが終了する場合）

【図１８】 従来の２ポートメモリのみを用いたＦＩＦ
Ｏメモリの構成図。

【符号の説明】 １，１’ ＦＩＦＯメモリ １１ シングルポートメモリ １３ デュアルポートメモリ １４，１４’ 入力制御部 １５，１５’ Ｄコントローラ １６，１６’ 出力制御部 １７，１７’ Ｌコントローラ １９，１９’ レジスタ ４３ グレイ／バイナリ変換器

Claims (15)

【特許請求の範囲】
1. 【請求項１】 第１のクロックに同期して入力ポートを
   介して入力したデータを、その入力順に第２のクロック
   に同期して出力ポートを介して出力する記憶装置におい
   て、 一時にデータの書き込み又は読み出し動作のいずれかの
   みが可能なメモリ素子であって、入力したデータを出力
   のために保持するシングルポートメモリと、 データの書き込み又は読み出し動作を非同期に実行可能
   なメモリ素子であって、上記シングルポートメモリ及び
   外部装置との間でデータを非同期に転送するデュアルポ
   ートメモリと、 上記シングルポートメモリ及びデュアルポートメモリに
   対するデータの書き込み及び読み出し動作を制御する制
   御手段とを備えたことを特徴とするＦＩＦＯ記憶装置。
2. 【請求項２】 上記入力ポートが上記シングルポートメ
   モリに接続し、上記出力ポートが上記デュアルポートメ
   モリに接続し、 上記制御手段は、入力ポートを介して入力したデータを
   第１のクロックに同期してシングルポートメモリに書き
   こみ、シングルポートメモリへ書き込みを行なわない期
   間において、第１のクロックに同期してシングルポート
   メモリに蓄えられたデータを読み出してデュアルポート
   メモリに書きこみ、また、外部装置からデュアルポート
   メモリへ読み出し要求があったときに、第２のクロック
   に同期してデュアルポートメモリからデータを読み出し
   て出力ポートを介して出力するように、両メモリを制御
   することを特徴とする請求項１記載のＦＩＦＯ記憶装
   置。
3. 【請求項３】 上記シングルポートメモリの動作周波数
   は、入力ポートに接続される外部装置の動作周波数に等
   しく、上記デュアルポートメモリの動作周波数は入力ポ
   ート及び出力ポートに接続される外部装置の動作周波数
   のうち速い方の動作周波数に等しいことを特徴とする請
   求項２記載のＦＩＦＯ記憶装置。
4. 【請求項４】 上記制御手段は、上記デュアルポートメ
   モリがエンプティであるか否かを示すエンプティ信号を
   出力することを特徴とする請求項２記載のＦＩＦＯ記憶
   装置。
5. 【請求項５】 上記制御手段は、上記デュアルポートメ
   モリにおいて、次にデータの読み出しを開始するアドレ
   スが、次にデータの書き込みを開始するアドレスに、そ
   の差が所定値以内になるように追いついたときに、上記
   デュアルポートメモリがエンプティであると判定するこ
   とを特徴とする請求項４記載のＦＩＦＯ記憶装置。
6. 【請求項６】 上記制御手段はデュアルポートメモリの
   エンプティを判定するための上記所定値を格納する格納
   手段を備え、該所定値は外部より変更可であることを特
   徴とする請求項５記載のＦＩＦＯ記憶装置。
7. 【請求項７】 上記入力ポートに接続されるインタフェ
   ースは、ＩＥＥＥ１３９４インタフェースであることを
   特徴とする請求項２記載のＦＩＦＯ記憶装置。
8. 【請求項８】 上記入力ポートが上記デュアルポートメ
   モリに接続し、上記出力ポートが上記シングルポートメ
   モリに接続し、 上記制御手段は、入力ポートを介して入力したデータを
   第１のクロックに同期してデュアルポートメモリに書き
   こみ、一方、外部装置からシングルポートメモリへ読み
   出し要求があったときに、第２のクロックに同期してシ
   ングルポートメモリからデータを読み出して出力ポート
   を介して出力し、シングルポートメモリからデータの読
   み出しを行なわない期間において、第１のクロックに同
   期してデュアルポートメモリに蓄えられたデータを読み
   出してシングルポートメモリに書き込むように、両メモ
   リを制御することを特徴とする請求項１記載のＦＩＦＯ
   記憶装置。
9. 【請求項９】 上記シングルポートメモリの動作周波数
   は、出力ポートに接続される外部装置の動作周波数に等
   しく、上記デュアルポートメモリの動作周波数は入力ポ
   ート及び出力ポートに接続される外部装置の動作周波数
   のうち速い方の動作周波数に等しいことを特徴とする請
   求項８記載のＦＩＦＯ記憶装置。
10. 【請求項１０】 上記制御手段は、上記デュアルポート
    メモリがフルであるか否かを示すフル信号を出力するこ
    とを特徴とする請求項８記載のＦＩＦＯ記憶装置。
11. 【請求項１１】 上記制御手段は、上記デュアルポート
    メモリにおいて、次にデータの書き込みを開始するアド
    レスが、次にデータの読み出しを開始するアドレスに、
    その差が所定値以内になるように追いついたときに、上
    記デュアルポートメモリがフルであると判定することを
    特徴とする請求項１０記載のＦＩＦＯ記憶装置。
12. 【請求項１２】 上記制御手段はデュアルポートメモリ
    のフルを判定するための上記所定値を格納する格納手段
    を備え、該所定値は外部より変更可であることを特徴と
    する請求項１１記載のＦＩＦＯ記憶装置。
13. 【請求項１３】 上記出力ポートに接続されるインタフ
    ェースは、ＩＥＥＥ１３９４インタフェースであること
    を特徴とする請求項８記載のＦＩＦＯ記憶装置。
14. 【請求項１４】 上記デュアルポートメモリの記憶容量
    を、上記シングルポートメモリの記憶容量よりも小さく
    設定することを特徴とする請求項１ないし請求項１３の
    いずれか１つに記載のＦＩＦＯ記憶装置。
15. 【請求項１５】 上記シングルポートメモリの記憶容量
    と上記デュアルポートメモリの記憶容量との合計が、上
    記入力ポートに接続されるインタフェースにより規定さ
    れるパケットの最大サイズ以上に設定することを特徴と
    する請求項１４記載のＦＩＦＯ記憶装置。