JP2009123190A - データ処理装置およびその制御方法 - Google Patents

Abstract

【課題】構成が簡単でサイズが小さいデータ処理装置およびその制御方法を提供することである。
【解決手段】本発明によるデータ処理装置は第１データ入出力部および第２データ入出力部を有する第１メモリと、第１メモリに接続され、第３データ入出力部を有する第２メモリと、所定のデータを第１データ入出力部を通じて第１クロック周波数に応じて第１メモリに入力し、入力されたデータを第２データ入出力部を通じて第２クロック周波数に応じて第１メモリから出力し、出力されたデータを第３データ入出力部を通じて第２クロック周波数に応じて第２メモリに入力あるいは出力する制御部と、を含むことを特徴とする。
【選択図】図１

Description

本発明はデータ処理装置およびその制御方法に係わり、より詳しくはメモリを利用してクロック周波数を変換するデータ処理装置およびその制御方法に関する。

最近ディスプレイ装置の大型化および機能の多様化によって、チップのメモリの容量が増加し、複数のクロック周波数が使用される。様々なクロック周波数が使用される場合、データの入出力がクロック周波数に応じて調節されるように、異なるクロック周波数間の変換が必要である。異なるクロック周波数の変換には、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のようなメモリが使用され、ＳＲＡＭは入出力のポートの個数によってＳＰＳＲＡＭ（ｓｉｎｇｌｅ ｐｏｒｔ ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）およびＤＰＳＲＡＭ（ｄｕａｌ ｐｏｒｔ ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）に分けられる。ＳＰＳＲＡＭは入出力のポートが１つであるので、データの入力および出力を同時に行うことができない一方、ＤＰＳＲＡＭは入出力のポートが２つであるので、データの入力および出力を同時に行うことができる。

同一のメモリ容量を有する場合、ＤＰＳＲＡＭはＳＰＳＲＡＭに比べて約２倍以上の大きさを持つ。即ち、ＤＰＳＲＡＭが回路基板を占有する面積はＳＰＳＲＡＭの占有する面積の約２倍である。したがって、空間的にＳＰＳＲＡＭの方がＤＰＳＲＡＭより遥かに有利である。

一方、ＳＰＳＲＡＭを使用する場合、入出力のポートが１つであるため、クロック周波数の変換のためのゲートクロックが要求される。結果として、回路の設計の際、ゲートクロックを出力する演算子により回路が複雑になるという欠点がある。

したがって、本発明の目的は、構成が簡単でサイズが小さいデータ処理装置およびその制御方法を提供することである。

また、本発明の他の目的は、容易にクロック周波数を変換すると同時に、最大限のデータのメモリ空間が確保できるデータ処理装置およびその制御方法を提供することである。

また、本発明の他の目的は、製造コストが低減できるデータ処理装置およびその制御方法を提供することである。

前記目的を達成するために、本発明によるデータ処理装置は、第１データ入出力部および第２データ入出力部を有する第１メモリと、第１メモリに接続され、第３データ入出力部を有する第２メモリと、所定のデータを第１データ入出力部を通じて第１クロック周波数に応じて第１メモリに入力し、入力されたデータを第２データ入出力部を通じて第２クロック周波数に応じて第１メモリから出力し、出力されたデータを第３データ入出力部を通じて第２クロック周波数に応じて第２メモリに入力あるいは出力する制御部と、を含むことを特徴とする。

ここで、第１データ入出力部は第１クロック段を含み、第２データ入出力部は第２クロック段を含み、制御部は第１クロック周波数を有する第１クロック信号を第１クロック段に印加するとともに、第２クロック周波数を有する第２クロック信号を第２クロック段に印加し、データの入力および出力が同時に行われるよう第１メモリを制御してもよい。

ここで、入力されたデータは、入力された順番で第１メモリから出力されてもよい。

ここで、第３データ入出力部は第３クロック段を含み、制御部は第２クロック信号を第３クロック段に印加して、データは第２クロック信号に応じて第２メモリに入力あるいは出力されてもよい。

また、第１クロック周波数と第２クロック周波数とは異なってもよい。

ここで、第２クロック周波数は、第１クロック周波数のｎ倍（ｎは正数）であってもよい。

ここで、制御部は、第１メモリに入力されたデータを第２クロック信号に応じて第１メモリからｎ回ずつ出力してもよい。

また、第１クロック周波数と前記第２クロック周波数とは同一であってもよく、第１クロック信号の位相と第２クロック信号の位相とは異なってもよい。

また、データ処理装置は、第１クロック周波数を有するクロック信号と第２クロック周波数を有するクロック信号の中の少なくともひとつを生成するクロック生成部を更に含んでもよい。

また、第１メモリのメモリ容量は、第２メモリのメモリ容量より小さくてもよい。

また、目的を達成するために、本発明によるデータ処理装置は、第１クロック段および第２クロック段を有する第１メモリと、第３クロック段を有する第２メモリと、データの入力のための第１クロック信号を第１クロック段に印加し、データの出力のための前記第１クロック信号と異なる第２クロック信号を第２クロック段に印加し、第１メモリから出力されたデータの入力あるいは出力のための第２クロック信号を第２メモリに印加する制御部と、を含むことを特徴とする。

ここで、第１クロック信号と第２クロック信号とは第１メモリに同時に印加され、第１メモリはデータの入力および出力を同時に行ってもよい。

また、第１クロック信号のクロック周波数と第２クロック信号のクロック周波数とは、異なってもよい。

また、第１クロック信号の位相と第２クロック信号の位相とは、異なってもよい。

また、目的を達成するために、本発明によるデータ処理装置の制御方法は、第１データ入出力部および第２データ入出力部を有する第１メモリと、第３データ入出力部を有する第２メモリと、を含むデータ処理装置の制御方法において、所定のデータを第１クロック周波数に応じて第１データ入出力部を通じて第１メモリに入力し、入力されたデータを第２クロック周波数に応じて第２データ入出力部を通じて第１メモリから出力し、出力されたデータを第２クロック周波数に応じて第３データ入出力部を通じて第２メモリに入力し、第２メモリに入力されたデータを第２クロック周波数に応じて第３データ入出力部を通じて第２メモリから出力すること、を含むことを特徴とする。

ここで、第２クロック周波数が第１クロック周波数のｎ倍（ｎは正数）の場合、入力されたデータを第１メモリから出力することは、第２クロック周波数に応じてｎ回ずつ出力してもよい。

また、第１クロック周波数と第２クロック周波数は同一で、第１クロック周波数を有する第１クロック信号と第２クロック周波数を有する第２クロック信号の位相とは異なってもよい。

以上で説明したように、本発明によれば構成が簡単でサイズが小さなデータ処理装置およびその制御方法を提供することができる。

また、本発明によれば容易にクロック周波数を変換すると同時に、最大限のデータのメモリ空間を確保できるデータ処理装置およびその制御方法を提供することができる。

また、本発明によれば製造コストが低減できるデータ処理装置およびその制御方法を提供することができる。

以下、図面を参照して本発明の実施形態について本発明の属する技術分野で通常の知識を持つ者が容易に実施できるよう詳しく説明する。本発明は様々な形態で具現でき、ここで説明する実施形態に限られない。本発明を明確に説明するため説明と関係ない部分は省略し、明細書の全体に亘って同一あるいは類似の構成要素については同一の参照符号をつける。

図１は本発明の第１実施形態によるデータ処理装置の制御ブロック図である。図面に示されているように、本実施形態によるデータ処理装置は第１メモリ１００と、第２メモリ２００と、これらを制御する制御部（コントローラ）３００とを含む。第１メモリ１００および第２メモリ２００は、保存されたデータを任意に読むこと又は変更することが可能な揮発性メモリのＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であってもよく、特に、電源が供給される限り格納されたデータを保持する静的ＲＡＭ（ＳＲＡＭ；ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であってもよい。本実施形態による第１メモリ１００および第２メモリ２００は、複数のクロック周波数に応じて処理されるデータを制御するために複数のクロック周波数を変換する。本明細書において、データを入力するということは、一般的にデータを保存又は書き込む（ｗｒｉｔｅ）ことを意味し、データを出力するということは、データを読む又は読み出すという意味を含む用語である。

第１メモリ１００は、第１データ入出力部１１０および第２データ入出力部１２０を含む。第１データ入出力部１１０は、第１クロック段１１１、第１アドレス段１１２、第１データ入力段１１３、第１イネイブル段１１４および第１データ出力段１１５を含む。また、第２データ入出力部１２０も第２クロック段１２１、第２アドレス段１２２、第２データ入力段１２３、第２イネイブル段１２４および第２データ出力段１２５を含む。第１データ入出力部１１０と第２データ入出力部１２０とは、データが入力されて出力される基本段位になる。すなわち、第１メモリ１００においては、データを入力するとともに出力することが同時にできる。

第１クロック段１１１および第２クロック段１２１には、データを入力あるいは出力するためのクロック信号ＣＬＫ１、ＣＬＫ２が入力される。第１クロック段１１１および第２クロック段１２１に入力されるクロック信号ＣＬＫ１、ＣＬＫ２は、同一のクロック周波数を有してもよく、あるいは異なるクロック周波数を有してもよい。また、クロック信号ＣＬＫ１、ＣＬＫ２は互いに異なる位相を有してもよく、異なる振幅を有してもよい。

第１アドレス段１１２および第２アドレス段１２２には、データが入力あるいは出力される第１メモリ１００内のアドレスを指示するアドレス情報ＡＤＤＲＥＳＳ１、ＡＤＤＲＥＳＳ２が入力される。例えば、第１メモリ１００が３０ビットのデータが保存される空間（アドレス）を６４個含む場合、アドレス段１１２、１２２を通じて入力されるアドレス情報ＡＤＤＲＥＳＳ１、ＡＤＤＲＥＳＳ２は１から６４であってもよい。データはアドレス情報ＡＤＤＲＥＳＳ１、ＡＤＤＲＥＳＳ２が指定するアドレスに保存されるか、指定されたアドレスから外部へ読み出される。

第１データ入力段１１３および第２データ入力段１２３には、保存されるデータＤＡＴＡ＿ＩＮ１、ＤＡＴＡ＿ＩＮ２が入力され、第１データ出力段１１５および第２データ出力段１２５は、データＤＡＴＡ＿ＯＵＴ１、ＤＡＴＡ＿ＯＵＴ２を出力する。

第１イネイブル段１１４および第２イネイブル段１２４には、データの入力あるいは出力のいずれかひとつを活性化するイネイブル信号ＥＮ１、ＥＮ２が入力される。イネイブル信号ＥＮ１、ＥＮ２がロウ（ｌｏｗ）のときにデータが入力されると設定された場合、イネイブル信号ＥＮ１、ＥＮ２がハイ（ｈｉｇｈ）のときはデータは入力されない。一方、イネイブル信号ＥＮ１、ＥＮ２がロウのときにデータが出力されると設定された場合、イネイブル信号ＥＮ１、ＥＮ２がハイのときには入力されたデータは出力されない。

第２メモリ２００は第１メモリ１００に接続され、第１メモリ１００から出力されるデータを保存する。第２メモリ２００は、第３クロック段２１１、第３アドレス段２１２、第３データ入力段２１３、第３イネイブル段２１４および第３データ出力段２１５を含む第３データ入出力部２１０を含む。第２メモリ２００は、一つのデータ入出力部２１０しか持たないので、第２メモリ２００はデータが入力されるか出力するかの動作ひとつだけを行って、データの入力および出力を同時に実行することはできない。すなわち、第２メモリ２００は、第１メモリ１００とは異なり、一つのポート（入出力部）を有するシングルポートメモリ（ｓｉｎｇｌｅ ｐｏｒｔ ｍｅｍｏｒｙ）である。シングルポートメモリは、デュアルポートメモリよりポートの個数が少ないため、同一のメモリ容量を持つ場合デュアルポートメモリよりも物理的に小さな面積を持つ。本実施形態による第２メモリ２００は、第１メモリ１００を経由するデータを保存する役割を果たすため、第１メモリ１００より大きな容量を持つことが好ましい。

制御部３００は、第１メモリ１００および第２メモリ２００の各段に様々な制御信号を出力する。制御信号は、クロック信号ＣＬＫ１、ＣＬＫ２、アドレス情報ＡＤＤＲＥＳＳ１、ＡＤＤＲＥＳＳ２、ＡＤＤＲＥＳＳ３およびイネイブル信号ＥＮ１、ＥＮ２、ＥＮ３を含み、データは、イネイブル信号ＥＮ１、ＥＮ２、ＥＮ３およびクロック信号ＣＬＫ１、ＣＬＫ２に応じてアドレス情報ＡＤＤＲＥＳＳ１、ＡＤＤＲＥＳＳ２、ＡＤＤＲＥＳＳ３が指定するアドレスに入力されるかあるいは出力される。

制御部３００は、データのクロック周波数を変換するために、データを第１クロック周波数に応じて第１メモリ１００に入力し、第２クロック周波数に応じて第１メモリから出力する。第１メモリから出力されたデータは、第２クロック周波数に応じて第２メモリ２００に入力された後、外部へ出力される。

図２は、本実施形態によるデータ処理装置の制御方法を説明するための信号の波形図である。以下、図２を参照してデータの入出力を詳しく説明する。（ａ）は第１メモリ１００の第１クロック段１１１に出力される第１クロック信号ＣＬＫ１を示し、（ｂ）および（ｃ）は第１クロック信号ＣＬＫ１に応じて入力されるアドレス情報ＡＤＤＲＥＳＳ１およびデータＤＡＴＡ＿ＩＮ１を示す。１番アドレスＡ１に保存されるデータはＤ１で表示される。（ｄ）はイネイブル信号ＥＮ１で、本実施形態によればイネイブル信号ＥＮ１がロウのときに第１メモリ１００にデータが入力、すなわち書き込まれる。

第１メモリ１００は１番から６４番までのアドレスを持ち、図面では図を簡潔にするため、データが１番から６４番のアドレスに１回保存される場合のアドレス情報Ａ１〜Ａ６４およびデータＤ１〜Ｄ６４だけを示している。データは、１番から６４番アドレスに保存された後、また１番アドレスから繰り返し保存される。

第１メモリ１００の３１番アドレスにデータＤ３１が入力されると、制御部３００は、第２クロック段１２１へ印加される第２クロック信号ＣＬＫ２；（ｅ）に応じてアドレス情報ＡＤＤＲＥＳＳ２；（ｆ）を第２アドレス段１２２へ印加する。第２クロック信号ＣＬＫ２のクロック周波数は、図示されているように第１クロック信号ＣＬＫ１のクロック周波数の２倍である。アドレス情報ＡＤＤＲＥＳＳ２は１から６４まで順番に印加され、ひとつのアドレスは２回ずつ反復される。すなわち、アドレス情報ＡＤＤＲＥＳＳ２に応じてデータＤＡＴＡ＿ＯＵＴ２は２回ずつ読み出される（ｉ）。データが第１メモリ１００に入力もしくは出力される間、第１データ入出力部１１０の第１データ出力段１１５からはデータが出力されず（図示せず）、第２データ入出力部１２０の第２データ入力段１２３にはデータが入力されない（ｇ）。また、図示されているように、データが第１メモリ１００から入出力される間は、第２データ入出力段１２０の第２イネイブル段１２４にはハイの信号が印加される（ｈ）。

第１メモリ１００にデータが入力された後、そのデータの出力は第１クロック信号ＣＬＫ１の１周期が経過した後から可能である。

第２クロック周波数が第１クロック周波数のｎ倍の場合、第１メモリ１００からｎ回ずつデータが読まれる。ここで、ｎは正数である。

第１メモリ１００から出力されたデータは、第２クロック周波数を有する第２クロック信号ＣＬＫ２；（ｊ）に応じて第２メモリ２００に入力される（ｌ）。ここで、アドレス情報ＡＤＤＲＥＳＳ３は同一のアドレスを２回ずつ繰り返し（ｋ）、データＤＡＴＡ＿ＩＮ３は同一のアドレスに２回ずつ保存される（ｊ）。

第２メモリ２００は２０４８個のアドレスを有し、第１メモリ１００に比べてメモリ容量が大きい。１番から２０４８番のアドレスまでデータが保存されると、同一の第２クロック信号ＣＬＫ２に応じて第２メモリ２００からデータが出力される。データが出力されるとき、アドレス情報ＡＤＤＲＥＳＳ３は１回ずつ出力され（ｋ）、データＤＡＴＡ＿ＯＵＴ３も１回ずつ読み出される（ｎ）。イネイブル信号ＥＮ３は、データが入力されるときはロウ、出力されるときはハイである（ｍ）。

図示されるように、第２メモリ２００はデータの入力が完了した後、データを出力してもよい。データの入力が完了するというのは、第２メモリ２００の全てのアドレスにデータが保存されることを意味するのではなく、連続的なデータの入力が終わった後に保存されたデータの出力が可能であるということを意味する。結論的に、第１クロック周波数を有する第１クロック信号ＣＬＫ１に応じて入力されたデータは、第２クロック周波数を有する第２クロック信号ＣＬＫ２に応じて出力される。

図３は、本発明のデータ処理装置の他の実施形態による制御方法を説明するための信号の波形図である。図３に示されている信号の波形の順序は、図２の信号の波形の順序と同一であるので重複する説明は省略する。本実施形態による第１クロック周波数および第２クロック周波数は同一である。第１クロック周波数を有する第１クロック信号ＣＬＫ１と第２クロック周波数を有する第２クロック信号ＣＬＫ２とは同一の振幅であるが、互いに異なる位相を有する。クロック周波数が異なる場合だけではなく、クロック信号ＣＬＫ１、ＣＬＫ２がシフトされ位相だけが異なる場合にも図１のデータ処理装置を利用できる。

図４は、本発明によるデータ処理装置の制御方法を説明するためのフローチャートである。以下、図４を参照して本実施形態によるデータ処理装置の制御方法を説明する。

まず、クロック信号の周波数あるいは位相を変換するために、デュアルポートメモリに該当する第１メモリ１００とシングルポートメモリに該当する第２メモリ２００とが設けられる（Ｓ１０）。デュアルポートとしての第１メモリ１００は第１データ入出力部１１０と第２データ入出力部１２０とを含み、シングルポートとしての第２メモリ２００は第３データ入出力部２１０を含む。

そして、第１クロック周波数に応じてデータは第１メモリ１００に入力される（Ｓ２０）。データは連続的に第１メモリ１００に保存され、制御部３００は保存されたデータを第２クロック周波数に応じて第１メモリ１００から出力する（Ｓ３０）。すなわち、制御部３００は、第１クロック段１１１および第２クロック段１２１に同時に第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２を印加し、第１アドレス段１１２と第２アドレス段１２２とにアドレス情報ＡＤＤＲＥＳＳ１、ＡＤＤＲＥＳＳ２を印加することによって、第１メモリ１００でのデータの入出力が同時に行われるようにする。１番目のデータが第１メモリ１００に保存されたら、すなわち第１クロック信号ＣＬＫ１の１周期に相当する時間が過ぎたら、制御部３００は第２クロック段１２１に第２クロック信号ＣＬＫ２を、第２アドレス段１２２にアドレス情報ＡＤＤＲＥＳＳ２を入力してもよい。第２クロック信号ＣＬＫ２およびアドレス情報ＡＤＤＲＥＳＳ２によってデータは第１メモリ１００から出力される。アドレス情報ＡＤＤＲＥＳＳ１、ＡＤＤＲＥＳＳ２は、データが保存される第１メモリ１００のメモリの最初の１番目のアドレス（１）から最後の６４番目のアドレス（６４）まで連続的に反復して印加され、データはアドレス情報ＡＤＤＲＥＳＳ１、ＡＤＤＲＥＳＳ２に応じて順次に入力および出力される。データが第１メモリ１００を経由する間、データのクロック周波数は変換される。

第１メモリ１００から出力されたデータは第２クロック周波数に応じて第２メモリ２００に入力される（Ｓ４０）。第２メモリ２００はクロック周波数が変換されたデータを保存する役割を果たすので、第１メモリ１００よりメモリ容量が大きいことが好ましい。

次に、制御部３００は、第２メモリ２００に保存されたデータを第２クロック周波数に応じて出力する（Ｓ５０）。第２メモリ２００から出力されるデータのクロック周波数は、第１メモリ１００に入力されたときの第１クロック周波数から変換された第２クロック周波数である。図３における制御方法の場合は、クロック信号の位相が変更される。

上述を整理すると、本発明は二つのメモリ１００、２００を利用してデータのクロック周波数を変換、又はクロック信号の位相を変更する。さらに具体的には、メモリ容量が小さくても同時にデータの入出力ができる第１メモリ１００を利用してクロック信号の性質を変換させ、メモリ容量が大きい第２メモリ２００を利用して大容量のデータを保存する。これにより、従来の複雑な回路を簡単にしながらも大容量のデータを保存できるメリットがある。

図５は、本発明の他の実施形態によるタイミングコントローラの制御ブロック図である。本実施形態によるタイミングコントローラ４００は、液晶表示装置あるいは有機発光ディスプレイ装置に使用される制御部の一つであり、外部から入力される映像信号を処理して表示パネルに印加する役割を果たす。このようなタイミングコントローラ４００は、映像信号および様々な制御信号が入力される複数の入力段と、これらを出力する複数の出力段と、を有する。

図面に示されるように、タイミングコントローラ４００は、映像信号が入力される入力段としてＬＶＤＳ Ｒｘ段４０１、表示パネルに様々な信号を出力する出力段としてＲＳＤＳ Ｔｘ段４０２、および外部メモリ５００からデータが入力されるまたは外部メモリ５００にデータを出力するＩ/Ｏ段４０３を含む。また、互いに異なる機能を行う複数の機能ブロック４１１、４１２及び４１３を含み、データをバッファリングするバッファ部４５０を含んでもよい。各機能ブロック４１１、４１２及び４１３は同一のクロック周波数を使用してもよく、あるいは異なるクロック周波数を使用してもよい。

ＬＶＤＳ Ｒｘ段４０１を通じて入力されるデータは、第１機能ブロック４１１に入力される前に第１メモリと第２メモリとを含む第１メモリユニット４２０を経由してクロック周波数を変換する。制御部４３０は、図１の制御部３００と同一の役割を果たす。

また、タイミングコントローラ４００は、第３機能ブロック４１３とＩ/Ｏ段４０３との間に第１メモリと第２メモリとを含む第２メモリユニット４４０を更に含み、第２メモリユニット４４０を通じてクロック周波数が変換される。

第２メモリユニット４４０に入力される第１クロック信号および第２クロック信号は、制御部４３０ではなくクロック生成部４６０から生成および出力される。クロック生成部４６０は独立的に、あるいは制御部４３０の制御を受けて特定のクロック周波数を有するクロック信号を生成してもよく、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）等として提供されてもよい。制御部４３０がクロック生成部４６０を内部に含んでもよい。

前述のタイミングコントローラ４００が含む構成要素および入出力段は、一つの例に過ぎず、タイミングコントローラ４００の構成および機能は前述に限定されない。

また、本発明によるデータ処理装置は、表示装置に使用されるタイミングコントローラだけではなくクロック周波数の変換が要求される如何なるコントローラ、チップ、回路などに使用されてもよい。

以上、本発明を前述のように説明したが、特許範囲の概念及び範囲を逸脱しない限り、様々な修正及び変形が可能であることは本発明の属する技術の分野に従事する者には明らかである。

本発明の一実施形態によるデータ処理装置の制御ブロック図である。 本発明の一実施形態によるデータ処理装置の制御方法を説明するための信号波形図である。 本発明の他の実施形態によるデータ処理装置の制御方法を説明するための信号波形図である。 本発明によるデータ処理装置の制御方法を説明するための制御順序図である。 本発明の他の実施形態によるタイミングコントローラの制御ブロック図である。

符号の説明

１００：第１メモリ
１１０：第１データ入出力部
１２０：第２データ入出力部
２００：第２メモリ
２１０：第３データ入出力部
３００：制御部
４００：タイミングコントローラ
５００：外部メモリ

Claims (17)

1. 第１データ入出力部および第２データ入出力部を有する第１メモリと、
   前記第１メモリに接続され、第３データ入出力部を有する第２メモリと、
   所定のデータを前記第１データ入出力部を通じて第１クロック周波数に応じて前記第１メモリに入力し、前記入力されたデータを前記第２データ入出力部を通じて第２クロック周波数に応じて前記第１メモリから出力し、前記出力されたデータを前記第３データ入出力部を通じて前記第２クロック周波数に応じて前記第２メモリに入力あるいは出力する制御部と、
   を含むことを特徴とするデータ処理装置。
2. 前記第１データ入出力部は第１クロック段を含み、前記第２データ入出力部は第２クロック段を含み、
   前記制御部は、前記第１クロック周波数を有する第１クロック信号を前記第１クロック段に印加するとともに、前記第２クロック周波数を有する第２クロック信号を前記第２クロック段に印加し、データの入力および出力が同時に行われるよう前記第１メモリを制御することを特徴とする請求項１に記載のデータ処理装置。
3. 前記入力されたデータは、入力された順番で前記第１メモリから出力されることを特徴とする請求項２に記載のデータ処理装置。
4. 前記第３データ入出力部は第３クロック段を含み、
   前記制御部は、前記第２クロック信号を前記第３クロック段に印加して、データは、前記第２クロック信号に応じて前記第２メモリに入力あるいは出力されることを特徴とする請求項３に記載のデータ処理装置。
5. 前記第１クロック周波数と前記第２クロック周波数とは異なることを特徴とする請求項２に記載のデータ処理装置。
6. 前記第２クロック周波数は、前記第１クロック周波数のｎ倍（ｎは正数）であることを特徴とする請求項５に記載のデータ処理装置。
7. 前記制御部は、前記第１メモリに入力されたデータを前記第２クロック信号に応じて前記第１メモリからｎ回ずつ出力することを特徴とする請求項６の記載にデータ処理装置。
8. 前記第１クロック周波数と前記第２クロック周波数とは同一であり、前記第１クロック信号の位相と前記第２クロック信号の位相とは異なることを特徴とする請求項２に記載のデータ処理装置。
9. 前記第１クロック周波数を有するクロック信号及び前記第２クロック周波数を有するクロック信号の中の少なくともひとつを生成するクロック生成部を更に含むことを特徴とする請求項１に記載のデータ処理装置。
10. 前記第１メモリのメモリ容量は、前記第２メモリのメモリ容量より小さいことを特徴とする請求項１に記載のデータ処理装置。
11. 第１クロック段および第２クロック段を含む第１メモリと、
    第３クロック段を含む第２メモリと、
    データの入力のための第１クロック信号を前記第１クロック段に印加し、データの出力のための前記第１クロック信号とは異なる第２クロック信号を前記第２クロック段に印加し、前記第１メモリから出力されたデータの入力あるいは出力のための前記第２クロック信号を前記第２メモリに印加する制御部と、
    を含むことを特徴とするデータ処理装置。
12. 前記第１クロック信号及び前記第２クロック信号は前記第１メモリに同時に印加され、前記第１メモリはデータの入力および出力を同時に行うことを特徴とする請求項１１に記載のデータ処理装置。
13. 前記第１クロック信号のクロック周波数と前記第２クロック信号のクロック周波数とは異なることを特徴とする請求項１１の記載にデータ処理装置。
14. 前記第１クロック信号の位相と前記第２クロック信号の位相とは異なることを特徴とする請求項１１に記載のデータ処理装置。
15. 第１データ入出力部および第２データ入出力部を有する第１メモリと、第３データ入出力部を有する第２メモリと、を含むデータ処理装置の制御方法において、
    所定のデータを第１クロック周波数に応じて前記第１データ入出力部を通じて前記第１メモリに入力し、
    前記入力されたデータを第２クロック周波数に応じて前記第２データ入出力部を通じて前記第１メモリから出力し、
    前記出力されたデータを前記第２クロック周波数に応じて前記第３データ入出力部を通じて前記第２メモリに入力し、
    前記第２メモリに入力されたデータを前記第２クロック周波数に応じて前記第３データ入出力部を通じて前記第２メモリから出力すること、
    を含むことを特徴とするデータ処理装置の制御方法。
16. 前記第２クロック周波数が前記第１クロック周波数のｎ倍（ｎは正数）の場合、前記入力されたデータを前記第１メモリから出力することは、前記第２クロック周波数に応じてｎ回ずつ出力することを特徴とする請求項１５に記載のデータ処理装置の制御方法。
17. 前記第１クロック周波数と前記第２クロック周波数とは同一であり、前記第１クロック周波数を有する第１クロック信号の位相と前記第２クロック周波数を有する第２クロック信号の位相とは異なることを特徴とする請求項１５に記載のデータ処理装置の制御方法。
    

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