JP2007164250A - アクセス制御回路及び情報処理装置 - Google Patents
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Abstract
【課題】既存のアクセス制御回路よりも、各デバイスを、省電力モードから高速に(短時間で)復帰させることが出来るアクセス制御回路を、提供する。
【解決手段】アクセス制御回路を、CPUから,或る省電力モード移行可能デバイスに対するアクセス要求が供給されたときに、省電力モード移行可能デバイスの動作モードを通常モードとするための処理を行う回路(省電力モード復帰信号生成回路28等を備えた回路)として構成しておく。
【選択図】 図1
【解決手段】アクセス制御回路を、CPUから,或る省電力モード移行可能デバイスに対するアクセス要求が供給されたときに、省電力モード移行可能デバイスの動作モードを通常モードとするための処理を行う回路(省電力モード復帰信号生成回路28等を備えた回路)として構成しておく。
【選択図】 図1
Description
本発明は、CPUと複数のデバイスとを接続するためのアクセス制御回路と、そのようなアクセス制御回路を備えた情報処理装置とに、関する。
周知のように、近年の一般的な情報処理装置(コンピュータ,印刷装置等)は、実際に利用されていない場合、いくつかのデバイス(コンピュータでは、ディスプレイやHDD、印刷装置では、操作パネルや印刷エンジン)の動作モードが,より消費電力の少ない省電力モードに変更される装置として構成されている。
そして、そのような情報処理装置には、通常、CPUからの各種デバイスに対するアクセス要求のバッファとして機能する回路(CPUからの各種アクセス要求を内部に記憶し、記憶しているアクセス要求を,各デバイスの状態を監視しながら,順次処理していく回路;以下、アクセス制御回路と表記する)が用いられている(例えば、特許文献1参照)のであるが、アクセス制御回路が用いられている既存の情報処理装置は、いずれも、アクセス制御回路からアクセス要求が出されたときに、各デバイスが省電力モードから復帰する構成が採用された装置となっている。
本発明の課題は、既存のアクセス制御回路よりも、各デバイスを、省電力モードから高速に(短時間で)復帰させることが出来るアクセス制御回路を、提供することにある。
また、本発明の他の課題は、アクセス制御回路が用いられている既存の情報処理装置よりも、各デバイスの省電力モードからの復帰が高速に(短時間で)行われる情報処理装置を、提供することにある。
上記課題を解決するために、本発明のアクセス制御回路は、CPUから供給された,省電力モードと通常モードとで動作可能な1つ以上の省電力モード移行可能デバイスを含む複数のデバイスの中のいずれかのデバイスに対するアクセス要求を複数個記憶しておくためのアクセス要求記憶手段と、アクセス要求記憶手段に記憶されている各アクセス要求を,順次,対応するデバイスに対して発行する処理を行うアクセス要求処理手段と、或る省電力モード移行可能デバイスに対するアクセス要求がアクセス要求記憶手段に記憶されたときに、その省電力モード移行可能デバイスの動作モードを通常モードとするためのための処理を行う動作モード制御手段とを、備える。
すなわち、本発明のアクセス制御回路は、CPUから,或る省電力モード移行可能デバイスに対するアクセス要求が供給されたときに、省電力モード移行可能デバイスの動作モードを通常モードとするための処理を行う構成を有している。従って、このアクセス制御回路は、各デバイスを省電力モードから復帰させるための処理を行わない既存のアクセス制御回路よりも、各デバイスを、省電力モードから高速に(短時間で)復帰させることが出来る回路として機能することになる。また、このアクセス制御回路が用いられた情報処理装置(請求項3記載の情報処理装置)は、アクセス制御回路からアクセス要求が出されたときに各デバイスが省電力モードから復帰する既存の情報処理装置(アクセス要求処理手段によってアクセス要求が出されるまで省電力モード移行可能デバイスの動作モードが通常モードとならない情報処理装置)よりも、省電力モード移行可能デバイスの省電力モードからの復帰が高速に(短時間で)行われる装置として機能することになる。
本発明のアクセス制御回路を実現するに際しては、複数のデバイスのそれぞれに,複数のデバイスの中の他の幾つかのデバイスをアクセス順依存デバイスとして対応づける依存性情報を記憶した依存性情報記憶手段を付加しておくと共に、アクセス要求処理手段を、アクセスすべきデバイス及びそのデバイスに関する各アクセス順依存デバイスがいずれもアクセス中ではないという処理開始条件が満たされている各アクセス要求については、そのアクセス要求を即座に発行し、処理開始条件が満たされていない各アクセス要求については、処理開始条件が満たされたときに、そのアクセス要求を発行する処理を行う手段としておくことが望ましい。何故ならば、依存性情報記憶手段の付加等を行っておけば、既存のアクセス制御回路を用いた場合よりも高速に動作する情報処理装置を実現することが出来るアクセス制御回路が得られることになるからである。
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
まず、図1を用いて、本発明の一実施形態に係る情報処理装置(アクセス制御回路10)の基本的な構成及び動作を、説明する。
図示してあるように、本実施形態に係る情報処理装置は、パイプラインアクセスをサポートするCPU50と、アクセス制御回路10と、アクセス制御回路10を介してCPU50に接続されている各種デバイス(RAM,ROM,印刷エンジン,画像生成回路等)とを備えた装置(いわゆる印刷装置)である。
また、本実施形態に係る情報処理装置は、アクセス制御回路10として、アドレスバッファ21,CPUバスサイクルコントローラ22,入力データバッファ23,バスサイクルスケジューラ25,依存関係値記憶回路26,出力データバッファ27,省電力モード復帰信号生成回路28,セレクタ31〜34,RAM用I/Fコントローラ41,I/O&ROM用I/Fコントローラ42,印刷エンジン用I/Fコントローラ43,画像生成回路用I/Fコントローラ44,圧縮伸張回路用I/Fコントローラ45,レジスタコントローラ46等を備えた回路(ASIC)が用いられた装置となっている。
この情報処理装置に用いられているアクセス制御回路10が備えるI/Fコントローラ41〜45は、いずれも、自回路と接続されているデバイスを実際に制御するための回路である。
これらのコントローラのうち、I/Fコントローラ42〜45は、省電力モード移行可能デバイスに接続されるもの(詳細は後述)となっている。なお、省電力モード移行可能デバイスとは、動作モードとして通常モードと省電力モードとを有し、自デバイスの状態や他デバイスからの指示により動作モードを変更するデバイス(アクセス制御回路10からアクセスされた場合には、通常モードでの動作を開始するデバイス)のことである。
そして、図中に模式的に示してあるように、アクセス制御回路10は、省電力モード復帰信号生成回路28からの省電力モード復帰信号(S1,S2,S3或いはS4)が,I/Fコントローラ42〜45に供給されている回路となっている。
レジスタコントローラ46は、アクセス制御回路10内に設けられている各種レジスタ(後述する依存関係値記憶回路26を構成しているレジスタ群と、図示していない他のレジスタ群)の内容を書き換えるための回路である。以下、説明の便宜上、このレジスタコントローラ46と、I/Fコントローラ41〜45のことを、いずれも、デバイスコントローラと表記することにする。
アドレスバッファ21は、CPU50から供給された(アドレスバスから取り込んだ)アドレス/コマンドをm個まで記憶することが可能な回路(メモリ)である。入力データバッファ23は、CPU50から供給された(データバスから取り込んだ)データをm個まで記憶することが可能な回路(メモリ)である。CPUバスサイクルコントローラ22は、CPU50から供給された(制御バスから取り込んだ)制御信号に基づき、アドレスバッファ21にアドレスを取り込ませるための制御やデータバッファ23にデータを取り込ませるための制御などを行う回路である。
セレクタ31は、アドレスバッファ21に記憶されている任意のアドレスを、任意のデバイスコントローラ(コントローラ41〜46のいずれか)に供給することが可能な回路である。セレクタ32は、入力データバッファ23に記憶されている任意のデータを、任意のデバイスコントローラに供給することが可能な回路である。
出力データバッファ27は、デバイスコントローラがアクセス対象デバイスから取得したデータを6個まで記憶することが可能な回路(メモリ)である。セレクタ33及び34は、出力データバッファ27とセレクタ33とセレクタ34とからなる回路を、任意のデバイスコントローラからのデータをそのまま(出力データバッファ27に一旦記憶させることなく)データバス上に出力することや、デバイスコントローラからのデータを出力データバッファ27に一旦記憶させた後、出力データバッファ27への記憶順とは異なる順番でデータバス上に出力することが可能な回路として機能させるための回路である。
依存関係値記憶回路26は、3ビットの情報である依存関係値(詳細は後述)を記憶可能な6個の依存関係値レジスタを備えた回路である。この依存関係値記憶回路26が備える各依存関係値レジスタは、アクセス制御回路10内に設けられている特定のデバイスコントローラ,及び、そのデバイスコントローラによって制御されるアクセス対象デバイスに対応づけられたものとなっている。また、各依存関係値レジスタは、情報処理装置の起動時に、CPU50によって値が書き込まれるものとなっている。
バスサイクルスケジューラ25は、依存関係値記憶回路26内の各依存関係値レジスタに記憶された依存関係値を参照して、CPU50からアクセス制御回路10が受け取った各アクセス要求(CPUバスサイクルコントローラ22がCPU50から受け取った情報,アドレスバッファ21に記憶されたアドレス等)を実際に処理する回路である。
このバスサイクルスケジューラ25は、アクセス制御回路10を、CPU50から受け取ったアクセス要求を以下のような手順で処理する回路として動作させるものとなっている。なお、以下では、或るアクセス対象デバイスに対応づけられている依存関係値レジスタに記憶されている依存関係値のことを、“アクセス対象デバイスに関する依存関係値”或いは“アクセス対象デバイスの依存関係値”と表記する。
アクセス制御回路10(バスサイクルスケジューラ25)は、処理中のアクセス要求(処理が未完了のアクセス要求)がない状態で、CPU50からアクセス要求を受け取った場合には、即座に、そのアクセス要求に応答するための処理を開始する。
一方、処理中のアクセス要求がある状態でCPU50からアクセス要求を受け取った場合、アクセス制御回路10は、そのアクセス要求の処理を開始するか否かを判定するために、『そのアクセス要求にてアクセスが要求されているアクセス対象デバイスと依存関係値が等しい各アクセス対象デバイスからなるグループ(当該アクセス要求にてアクセスが要求されているアクセス対象デバイスを含む1個以上のアクセス対象デバイスからなるグループ;以下、処理開始可否判定対象デバイスグループと表記する)の中に、アクセス中のものが含まれていない』という処理開始可能条件が満たされているか否かを、判断する。
そして、アクセス制御回路10は、処理開始可能条件が満たされていた場合には、処理開始可能条件が満たされていることを確認したアクセス要求の処理を実際に開始する。
一方、処理開始可能条件が満たされていなかった場合、アクセス制御回路10は、当該アクセス要求の処理を開始せずに、CPU50から他のアクセス要求を受け取っているか否かを判断する。そして、アクセス制御回路10は、CPU50から既に幾つかのアクセス要求を受け取っていた場合には、当該幾つかのアクセス要求の中の最も過去に受け取ったアクセス要求に対して上記したものと同じ内容の処理を行う。また、アクセス制御回路10は、CPU50から他のアクセス要求を受け取っていなかった場合には、CPU50から新たなアクセス要求を受け取ることと、アクセス中であったアクセス対象デバイスに対するアクセスが完了することとを、監視する状態となる。
そして、アクセス制御回路10は、或るアクセス対象デバイスに対するアクセスが終了した場合には、そのアクセス対象デバイスと依存関係値が等しいアクセス対象デバイスに対するアクセス要求を既に受け取っているか否か(処理開始可能条件が満たされていなかったため、処理を開始しなかったアクセス要求の中に、アクセスが完了したアクセス対象デバイスと依存関係値が等しいアクセス対象デバイスに対するものがあるか否か)を判断し、そのような幾つかのアクセス要求を受け取っていた場合には、当該幾つかのアクセス要求の中の最も過去に受け取ったアクセス要求の処理を開始する。なお、アクセス制御回路10は、アクセス対象デバイスからのデータをCPU50に渡す必要がある各アクセス要求については、出力データバッファ27とセレクタ33とセレクタ34とからなる回路を利用して、アクセス要求の受け取り順通りにデータがCPU50に渡されるようにするための処理も行う。
要するに、本実施形態に係る情報処理装置に用いられているアクセス制御回路10は、CPU50から最も過去に受け取ったアクセス要求を処理することは出来ないが、CPU50からその後に受け取ったアクセス要求の中に、アクセス順を変えてしまっても問題が生じないアクセス要求があった場合には、そのアクセス要求を処理してしまう回路となっている。
次に、アクセス制御回路10の,省電力モード復帰信号生成回路28関連の動作を、説明する。
アクセス制御回路10が備える省電力モード復帰信号生成回路28は、CPU50から供給されたアドレス(アドレスバッファ21に記憶されたアドレス)に基づき、CPU50によって出されたアクセス要求が,省電力モード移行可能デバイスに対するものであるか否かを判断し、そうであった場合には、対応する省電力モード移行可能デバイスに接続されているデバイスコントローラ(I/Fコントローラ42〜45のいずれか)に供給している省電力モード復帰信号のレベルを一時的に変更する回路である。なお、実際の省電力モード復帰信号生成回路28は、図2に示したような構成の回路となっている。すなわち、省電力モード復帰信号生成回路28は、アドレスの範囲を指定する情報を記憶した4つの指定アドレス領域レジスタと、CPU50から供給されたアドレスが,或る指定アドレス領域レジスタ内の情報で指定される範囲内のものであった際に、その指定アドレス領域レジスタに対応する省電力モード復帰信号のレベルを一時的に変更する回路(4つの比較器と4つのパルス生成回路)とを備えた回路となっている。
そして、アクセス制御回路10が備えるI/Fコントローラ42〜45は、いずれも、省電力モード復帰信号生成回路28から供給されている省電力モード復帰信号のレベルが変わった際に、接続されている省電力モード移行可能デバイスに対して、その動作モードを通常モードに変更させるためのアクセス(通常モードで動作している省電力モード移行可能デバイスは何も行わず、省電力モードで動作している省電力モード移行可能デバイスが、通常モードでの動作を開始することになるアクセス)を行う回路となっている。
以上の説明から明らかなように、本実施形態に係る情報処理装置は、CPU50から,或る省電力モード移行可能デバイスに対するアクセス要求が供給されたときに、省電力モード移行可能デバイスの動作モードを通常モードとするための処理を行うアクセス制御回路10が用いられた装置となっている。
従って、本実施形態に係る情報処理装置は、アクセス制御回路からアクセス要求が出されたときに各デバイスが省電力モードから復帰する既存の情報処理装置よりも、省電力モード移行可能デバイスの省電力モードからの復帰が高速に(短時間で)行われる装置として機能することになる。
<変形形態>
上記した情報処理装置/アクセス制御回路10は、各種の変形を行うことが出来る。例えば、アクセス制御回路10を、アクセス要求の処理順を入れ替える機能(CPU50から受け取ったアクセス要求の中に、アクセス順を変えてしまっても問題が生じないアクセス要求があった場合には、そのアクセス要求を処理してしまう機能)を有さないものに変形することが出来る。また、各省電力モード移行可能デバイスを,省電力モード復帰信号を直接入力できるデバイスとしておき、アクセス制御回路10を、省電力モード復帰信号を出力する回路としておくことも出来る。
上記した情報処理装置/アクセス制御回路10は、各種の変形を行うことが出来る。例えば、アクセス制御回路10を、アクセス要求の処理順を入れ替える機能(CPU50から受け取ったアクセス要求の中に、アクセス順を変えてしまっても問題が生じないアクセス要求があった場合には、そのアクセス要求を処理してしまう機能)を有さないものに変形することが出来る。また、各省電力モード移行可能デバイスを,省電力モード復帰信号を直接入力できるデバイスとしておき、アクセス制御回路10を、省電力モード復帰信号を出力する回路としておくことも出来る。
また、アクセス制御回路10を、具体的な回路構成が上記したものとは異なる回路に変形しても良いことや、印刷装置以外の情報処理装置用のものに変形しても良いことなどは、当然のことである。
10 アクセス制御回路、 21 アドレスバッファ
22 CPUバスサイクルコントローラ、 23 入力データバッファ
25 バスサイクルスケジューラ、 26 依存関係値記憶回路
27 出力データバッファ、 28 省電力モード復帰信号生成回路
31〜34 セレクタ、 41 RAM用I/Fコントローラ
42 I/O&ROM用I/Fコントローラ
43 印刷エンジン用I/Fコントローラ、
44 画像生成回路用I/Fコントローラ
45 圧縮伸張回路用I/Fコントローラ、 46 レジスタコントローラ
50 CPU
22 CPUバスサイクルコントローラ、 23 入力データバッファ
25 バスサイクルスケジューラ、 26 依存関係値記憶回路
27 出力データバッファ、 28 省電力モード復帰信号生成回路
31〜34 セレクタ、 41 RAM用I/Fコントローラ
42 I/O&ROM用I/Fコントローラ
43 印刷エンジン用I/Fコントローラ、
44 画像生成回路用I/Fコントローラ
45 圧縮伸張回路用I/Fコントローラ、 46 レジスタコントローラ
50 CPU
Claims (3)
- 省電力モードと通常モードとで動作可能な1つ以上の省電力モード移行可能デバイスを含む複数のデバイスと,CPUとに接続されるアクセス制御回路であって、
前記CPUから供給された,前記複数のデバイスの中のいずれかのデバイスに対するアクセス要求を複数個記憶しておくためのアクセス要求記憶手段と、
前記アクセス要求記憶手段に記憶されている各アクセス要求を,順次,対応するデバイスに対して発行する処理を行うアクセス要求処理手段と、
或る省電力モード移行可能デバイスに対するアクセス要求が,前記アクセス要求記憶手段に記憶されたときに、その省電力モード移行可能デバイスの動作モードを通常モードとするためのための処理を行う動作モード制御手段と
を備えることを特徴とするアクセス制御回路。 - 前記複数のデバイスのそれぞれに,前記複数のデバイスの中の他の幾つかのデバイスをアクセス順依存デバイスとして対応づける依存性情報を記憶した依存性情報記憶手段を、さらに、備え、
アクセス要求処理手段が
アクセスすべきデバイス及びそのデバイスに関する各アクセス順依存デバイスがいずれもアクセス中ではないという処理開始条件が満たされている各アクセス要求については、そのアクセス要求を即座に発行し、前記処理開始条件が満たされていない各アクセス要求については、前記処理開始条件が満たされたときに、そのアクセス要求を発行する処理を行う手段である
ことを特徴とする請求項1記載のアクセス制御回路。 - CPUと、
省電力モードと通常モードとで動作可能な1つ以上の省電力モード移行可能デバイスを含む複数のデバイスと、
請求項1又は請求項2記載のアクセス制御回路と
を備えたことを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005356068A JP2007164250A (ja) | 2005-12-09 | 2005-12-09 | アクセス制御回路及び情報処理装置 |
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Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
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JP2007164250A true JP2007164250A (ja) | 2007-06-28 |
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JP (1) | JP2007164250A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2010026129A (ja) * | 2008-07-17 | 2010-02-04 | Fuji Xerox Co Ltd | 画像形成装置、制御装置、およびプログラム |
-
2005
- 2005-12-09 JP JP2005356068A patent/JP2007164250A/ja not_active Withdrawn
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