JP3870970B2 - プロセッサ制御装置 - Google Patents
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Description
また、本発明の一態様に係るプロセッサ制御装置によれば、前記モジュールは、単独のモジュールの処理の実行状態に基づいて前記プロセッサの動作を停止させるための指定を行うシングルウェイトステータスレジスタと、複数のモジュールの処理の実行状態に基づいて前記プロセッサの動作を停止させるための指定を行うマルチウェイトステータスレジスタとを備えることを特徴とする。
これにより、複数のモジュールがバスを介してプロセッサと接続されている場合においても、モジュールごとに独立してプロセッサの動作を停止させたり、複数のモジュールが協働してプロセッサの動作を停止させたりすることができる。このため、個々のモジュールが単独で動作している場合においても、プロセッサの動作が一律に停止されることを防止することが可能となり、プロセッサの稼動効率の劣化を抑制しつつ、プロセッサの省電力化を図ることができる。
これにより、複数のモジュールがバスを介してプロセッサと接続されている場合においても、特定のモジュールの実行状態に応じてプロセッサの動作を停止させたり、プロセッサの動作を継続させたりすることができる。このため、個々のモジュールが単独で動作している場合においても、プロセッサの動作が一律に停止されることを防止することが可能となり、プロセッサの稼動効率の劣化を抑制しつつ、プロセッサの省電力化を図ることができる。
図1は、本発明の第1実施形態に係るプロセッサ制御装置の概略構成を示すブロック図である。
図1において、プロセッサコア1はインストラクションキャッシュ3に接続されている。そして、インストラクションキャッシュ3は、メモリ制御回路4を介してメモリにアクセスすることにより、プロセッサコア1に実行させる命令を取得し、プロセッサコア1に出力することができる。そして、プロセッサコア1は、インストラクションキャッシュ3から出力された命令を実行することで、その命令が記述されたプログラムを実行することができる。
図2において、ポーリングセレクタ5には、OR回路21、AND回路22、デコーダ23およびセレクタ24が設けられている。ここで、OR回路21には、各モジュールM1、M2から出力されたポーリング信号PS1、PS2がそれぞれ入力される。そして、OR回路21は、これらのポーリング信号PS1、PS2の論理和演算を行い、その演算結果をセレクタ24に入力する。また、AND回路22には、各モジュールM1、M2から出力されたポーリング信号PS1、PS2がそれぞれ入力される。そして、AND回路22は、これらのポーリング信号PS1、PS2の論理積演算を行い、その演算結果をセレクタ24に入力する。
図3は、図2のデコーダ23の動作を示す図である。
図3において、マルチウェイトステータスレジスタ11a、12aがプロセッサコア1にてそれぞれ読み出されると、ポーリング処理部11c、12cは、マルチウェイト選択信号SSA1、SSA2をそれぞれ“1”に設定する。そして、デコーダ23は、マルチウェイト選択信号SSA1、SSA2の少なくともいずれか一方が“1”に設定されると、選択信号AOSLTを“0”に設定する。そして、セレクタ24は、選択信号AOSLTが“0”に設定されると、AND回路22の出力をWAIT信号WAとしてクロック制御回路6に出力する。
図4において、例えば、マルチウェイトステータスレジスタ11a、12aおよびシングルウェイトステータスレジスタ11b、12bは、バスのアドレス線に対応させることができる。例えば、プロセッサコア1は、バスのアドレス線の“0x1000014”というアドレスを指定することで、マルチウェイトステータスレジスタ11a、12aを選択することができる。また、プロセッサコア1は、バスのアドレス線の“0x1000018”というアドレスを指定することで、シングルウェイトステータスレジスタ11b、12bを選択することができる。
一方、ポーリングセレクタ5は、シングルウェイトステータスレジスタ11b、12bがプロセッサコア1にてそれぞれ読み出された場合、そのモジュールM1、M2から出力されたポーリング信号PS1、PS2の出力が停止された時に、WAIT信号WAの出力を停止する。そして、WAIT信号WAの出力がポーリングセレクタ5にて停止されると、クロック制御回路6は、プロセッサコア1へのクロック信号CLの供給を再開する。
図5の時刻t1において、図1のプロセッサコア1が動作中にモジュールM1が処理を実行しているものとする。そして、時刻t2において、モジュールM2が処理の実行を開始したものとする。そして、時刻t3において、モジュールM1、M2が処理を実行中に、プロセッサコア1がモジュールM1にアクセス要求を出し、マルチウェイトステータスレジスタ11aの読み出しを行ったものとする。
すると、モジュールM2のポーリング処理部12cは、ポーリング信号PS2をポーリングセレクタ5に出力するとともに、シングルウェイト選択信号SSO2を“1”に設定する。そして、デコーダ23は、シングルウェイト選択信号SSO2が“1”に設定されると、選択信号AOSLTを“1”に設定する。そして、セレクタ24は、選択信号AOSLTが“1”に設定されると、OR回路21の出力をWAIT信号WAとしてクロック制御回路6に出力する。ここで、ポーリング信号PS2がポーリングセレクタ5に出力されると、OR回路21からの出力は“1”となり、WAIT信号WAがクロック制御回路6に出力される。このため、時刻t4において、クロック制御回路6は、プロセッサコア1に供給されるクロック信号CLを停止し、プロセッサコア1の動作を停止させる。
図6の時刻t11において、図1のプロセッサコア1が動作中にモジュールM1が処理を実行しているものとする。そして、時刻t12において、モジュールM2が処理の実行を開始したものとする。そして、時刻t13において、モジュールM1、M2が処理を実行中に、プロセッサコア1がモジュールM1にアクセス要求を出し、マルチウェイトステータスレジスタ11aの読み出しを行ったものとする。
すると、モジュールM2のポーリング処理部12cは、ポーリング信号PS2をポーリングセレクタ5に出力するとともに、シングルウェイト選択信号SSO2を“1”に設定する。そして、デコーダ23は、シングルウェイト選択信号SSO2が“1”に設定されると、選択信号AOSLTを“1”に設定する。そして、セレクタ24は、選択信号AOSLTが“1”に設定されると、OR回路21の出力をWAIT信号WAとしてクロック制御回路6に出力する。ここで、ポーリング信号PS2がポーリングセレクタ5に出力されると、OR回路21からの出力は“1”となり、WAIT信号WAがクロック制御回路6に出力される。このため、時刻t14において、クロック制御回路6は、プロセッサコア1に供給されるクロック信号CLを停止し、プロセッサコア1の動作を停止させる。
図7の時刻t21において、図1のプロセッサコア1が動作中にモジュールM1が処理を実行しているものとする。そして、時刻t22において、モジュールM2が処理の実行を開始したものとする。そして、時刻t23において、モジュールM1、M2が処理を実行中に、プロセッサコア1がモジュールM1にアクセス要求を出し、マルチウェイトステータスレジスタ11aの読み出しを行ったものとする。
すると、モジュールM2のポーリング処理部12cは、ポーリング信号PS2をポーリングセレクタ5に出力するとともに、マルチウェイト選択信号SSA2を“1”に設定する。そして、デコーダ23は、マルチウェイト選択信号SSA2が“1”に設定されると、選択信号AOSLTを“0”に設定する。そして、セレクタ24は、選択信号AOSLTが“0”に設定されると、AND回路22の出力をWAIT信号WAとしてクロック制御回路6に出力する。ここで、ポーリング信号PS1がポーリングセレクタ5に既に出力されているので、ポーリング信号PS2がポーリングセレクタ5に出力されると、AND回路22からの出力は“1”となり、WAIT信号WAがクロック制御回路6に出力される。このため、時刻t24において、クロック制御回路6は、プロセッサコア1に供給されるクロック信号CLを停止し、プロセッサコア1の動作を停止させる。そして、時刻t25において、プロセッサコア1の動作を停止された状態で、モジュールM1、M2が動作を継続中の場合、プロセッサコア1に供給されるクロック信号CLは停止されたままとなり、プロセッサコア1の動作は停止されたままとなる。
すると、モジュールM1のポーリング処理部11cは、シングルウェイト選択信号SSO1を“1”に設定する。そして、デコーダ23は、シングルウェイト選択信号SSO1が“1”に設定されると、選択信号AOSLTを“1”に設定する。そして、セレクタ24は、選択信号AOSLTが“0”に設定されると、OR回路21の出力をWAIT信号WAとしてクロック制御回路6に出力する。ここで、モジュールM1は動作の継続中であり、モジュールM1からのポーリング信号PS1がポーリングセレクタ5に出力されたままになっているので、OR回路21からの出力は“1”となっている。このため、OR回路21の出力がクロック制御回路6に出力されると、WAIT信号WAがクロック制御回路6に出力される。このため、時刻t27において、クロック制御回路6は、プロセッサコア1に供給されるクロック信号CLを停止し、プロセッサコア1の動作を停止させる。
図8の時刻t31において、図1のプロセッサコア1が動作中にモジュールM1が処理を実行し、時刻t32においても、モジュールM1が動作を継続しているものとする。そして、時刻t33において、モジュールM1が処理を実行中に、プロセッサコア1がモジュールM1にアクセス要求を出し、シングルウェイトステータスレジスタ11bの読み出しを行ったものとする。
すると、モジュールM2のポーリング処理部12cは、ポーリング信号PS2をポーリングセレクタ5に出力するとともに、マルチウェイト選択信号SSA2を“1”に設定する。そして、デコーダ23は、マルチウェイト選択信号SSA2が“1”に設定されると、選択信号AOSLTを“0”に設定する。そして、セレクタ24は、選択信号AOSLTが“0”に設定されると、AND回路22の出力をWAIT信号WAとしてクロック制御回路6に出力する。ここで、AND回路22では、ポーリング信号PS2がポーリングセレクタ5に出力されても、ポーリング信号PS3がポーリングセレクタ5に出力されていないので、AND回路22からの出力は“0”となり、WAIT信号WAがクロック制御回路6に出力されることはない。このため、時刻t44においては、クロック制御回路6は、プロセッサコア1にクロック信号CLを供給し続け、プロセッサコア1は動作状態を維持する。
すると、ポーリング信号PS1、PS2がポーリングセレクタ5に既に出力されているので、ポーリング信号PS3がポーリングセレクタ5に出力されると、AND回路22からの出力は“1”となり、WAIT信号WAがクロック制御回路6に出力される。このため、時刻t45において、クロック制御回路6は、プロセッサコア1に供給されるクロック信号CLを停止し、プロセッサコア1の動作を停止させる。
すると、モジュールM1のポーリング処理部11cは、シングルウェイト選択信号SSO1を“1”に設定する。そして、デコーダ23は、シングルウェイト選択信号SSO1が“1”に設定されると、選択信号AOSLTを“1”に設定する。そして、セレクタ24は、選択信号AOSLTが“1”に設定されると、OR回路21の出力をWAIT信号WAとしてクロック制御回路6に出力する。ここで、モジュールM1は動作の継続中であり、モジュールM1からのポーリング信号PS1がポーリングセレクタ5に出力されたままになっているので、OR回路21からの出力は“1”となっている。このため、OR回路21の出力がクロック制御回路6に出力されると、WAIT信号WAがクロック制御回路6に出力される。このため、時刻t47において、クロック制御回路6は、プロセッサコア1に供給されるクロック信号CLを停止し、プロセッサコア1の動作を停止させる。
図10おいて、プロセッサコア31はインストラクションキャッシュ33に接続されている。そして、インストラクションキャッシュ33は、メモリ制御回路34を介してメモリにアクセスすることにより、プロセッサコア31に実行させる命令を取得し、プロセッサコア31に出力することができる。そして、プロセッサコア31は、インストラクションキャッシュ33から出力された命令を実行することで、その命令が記述されたプログラムを実行することができる。
図11において、ポーリングセレクタ35には、OR回路51、0セット回路52、デコーダ53およびセレクタ54が設けられている。ここで、OR回路51には、各モジュールM11、M12から出力されたポーリング信号PS11、PS12がそれぞれ入力される。そして、OR回路51は、これらのポーリング信号PS11、PS12の論理和演算を行い、その演算結果をセレクタ54に入力する。また、0セット回路22は、WAIT信号WA2を無効にするための信号をセレクタ54に入力する。
なお、図11のデコーダ53は図2のデコーダ23と同様に動作することができる。すなわち、セットウェイトステータスレジスタ41a、42aがプロセッサコア31にてそれぞれ読み出されると、ポーリング処理部41c、42cは、セットウェイト選択信号SSA11、SSA12をそれぞれ“1”に設定する。そして、デコーダ53は、セットウェイト選択信号SSA11、SSA12の少なくともいずれか一方が“1”に設定されると、選択信号AOSLTを“0”に設定する。そして、セレクタ24は、選択信号AOSLTが“0”に設定されると、0セット回路52の出力をWAIT信号WA2としてクロック制御回路36に出力する。
図12において、例えば、セットウェイトステータスレジスタ41a、42aおよびウェイトステータスレジスタ41b、42bは、バスのアドレス線に対応させることができる。例えば、プロセッサコア31は、バスのアドレス線の“0x1000014”というアドレスを指定することで、セットウェイトステータスレジスタ41a、42aを選択することができる。また、プロセッサコア31は、バスのアドレス線の“0x1000018”というアドレスを指定することで、ウェイトステータスレジスタ41b、42bを選択することができる。
一方、ポーリングセレクタ35は、ウェイトステータスレジスタ41b、42bがプロセッサコア31にてそれぞれ読み出された場合、そのモジュールM11、M12から出力されたポーリング信号PS11、PS12の出力が停止された時に、WAIT信号WA2の出力を停止する。そして、WAIT信号WA2の出力がポーリングセレクタ35にて停止されると、クロック制御回路36は、プロセッサコア31へのクロック信号CL2の供給を再開する。
図13の時刻t101において、図10のプロセッサコア31が動作中にモジュールM11が処理を実行しているものとする。そして、時刻t102において、モジュールM12が処理の実行を開始したものとする。そして、時刻t103において、モジュールM11、M12が処理を実行中に、プロセッサコア31がモジュールM11にアクセス要求を出し、セットウェイトステータスレジスタ41aの読み出しを行ったものとする。
すると、モジュールM12のポーリング処理部42cは、ポーリング信号PS12をポーリングセレクタ35に出力するとともに、ウェイト選択信号SSO12を“1”に設定する。そして、デコーダ53は、ウェイト選択信号SSO12が“1”に設定されると、選択信号AOSLT2を“1”に設定する。そして、セレクタ54は、選択信号AOSLT2が“1”に設定されると、OR回路51の出力をWAIT信号WA2としてクロック制御回路36に出力する。ここで、ポーリング信号PS12がポーリングセレクタ35に出力されると、OR回路51からの出力は“1”となり、WAIT信号WA2がクロック制御回路36に出力される。このため、時刻t104において、クロック制御回路36は、プロセッサコア31に供給されるクロック信号CL2を停止し、プロセッサコア31の動作を停止させる。
図14の時刻t111において、図10のプロセッサコア31が動作中にモジュールM11が処理を実行しているものとする。そして、時刻t112において、モジュールM12が処理の実行を開始したものとする。そして、時刻t113において、モジュールM11、M12が処理を実行中に、プロセッサコア31がモジュールM11にアクセス要求を出し、セットウェイトステータスレジスタ41aの読み出しを行ったものとする。
すると、モジュールM12のポーリング処理部42cは、ポーリング信号PS12をポーリングセレクタ35に出力するとともに、ウェイト選択信号SSO12を“1”に設定する。そして、デコーダ53は、ウェイト選択信号SSO12が“1”に設定されると、選択信号AOSLT2を“1”に設定する。そして、セレクタ54は、選択信号AOSLT2が“1”に設定されると、OR回路51の出力をWAIT信号WA2としてクロック制御回路36に出力する。ここで、ポーリング信号PS12がポーリングセレクタ35に出力されると、OR回路51からの出力は“1”となり、WAIT信号WA2がクロック制御回路36に出力される。このため、時刻t114において、クロック制御回路36は、プロセッサコア31に供給されるクロック信号CL2を停止し、プロセッサコア31の動作を停止させる。
図15の時刻t131において、図1のプロセッサコア31が動作中にモジュールM11が処理の実行を開始したものとする。そして、時刻t132において、モジュールM11が処理を実行中に、プロセッサコア31がモジュールM11にアクセス要求を出し、ウェイトステータスレジスタ41bの読み出しを行ったものとする。
すると、モジュールM12のポーリング処理部42cは、ポーリング信号PS12をポーリングセレクタ35に出力するとともに、セットウェイト選択信号SSA12を“1”に設定する。そして、デコーダ53は、セットウェイト選択信号SSA12が“1”に設定されると、選択信号AOSLT2を“0”に設定する。そして、セレクタ54は、選択信号AOSLT2が“0”に設定されると、0セット回路52の出力をWAIT信号WA2としてクロック制御回路36に出力する。ここで、0セット回路52からは常に“0”が出力され、WAIT信号WA2がクロック制御回路36に出力されることはない。このため、時刻t144においては、クロック制御回路36は、プロセッサコア31にクロック信号CL2を供給し続け、プロセッサコア31は動作状態を維持する。
すると、モジュールM13のポーリング処理部41cは、ウェイト選択信号SSO13を“1”に設定する。そして、デコーダ53は、ウェイト選択信号SSO13が“1”に設定されると、選択信号AOSLT2を“1”に設定する。そして、セレクタ54は、選択信号AOSLT2が“1”に設定されると、OR回路51の出力をWAIT信号WA2としてクロック制御回路36に出力する。ここで、モジュールM13は動作の継続中であり、モジュールM13からのポーリング信号PS13がポーリングセレクタ35に出力されたままになっているので、OR回路51からの出力は“1”となっている。このため、OR回路51の出力がクロック制御回路36に出力されると、WAIT信号WA2がクロック制御回路36に出力される。このため、時刻t145において、クロック制御回路36は、プロセッサコア31に供給されるクロック信号CL2を停止し、プロセッサコア31の動作を停止させる。
Claims (6)
- 命令を実行するプロセッサと、
前記プロセッサとバスを介して接続され、前記プロセッサと独立して処理を行うことが可能な複数のモジュールと、
前記モジュール側にそれぞれ設けられ、前記プロセッサからのアクセス要求があった時の前記モジュールの処理の実行状態に基づいて、前記プロセッサの動作を停止させるポーリング処理部と、
前記プロセッサにクロック信号を供給するクロック制御回路と、
を備え、
前記ポーリング処理部は、前記プロセッサからのアクセス要求があった時に前記モジュールが処理を実行中の場合、前記プロセッサに供給されるクロック信号を停止させるためのポーリング信号を前記クロック制御回路に出力し、
前記モジュールは、
単独のモジュールの処理の実行状態に基づいて前記プロセッサの動作を停止させるための指定を行うシングルウェイトステータスレジスタと、
複数のモジュールの処理の実行状態に基づいて前記プロセッサの動作を停止させるための指定を行うマルチウェイトステータスレジスタとを備えることを特徴とするプロセッサ制御装置。 - 前記シングルウェイトステータスレジスタまたは前記マルチウェイトステータスレジスタの指定に基づいて、前記ポーリング処理部から出力されたポーリング信号を有効化または無効化するポーリングセレクタをさらに備えることを特徴とする請求項1記載のプロセッサ制御装置。
- 前記モジュールは、自分のモジュールが処理を実行中に前記シングルウェイトステータスレジスタの読み出しが前記プロセッサにて行われると、前記シングルウェイトステータスレジスタの読み出しが行われたことを示すシングルウェイト選択信号を前記ポーリングセレクタに出力し、
前記モジュールは、自分のモジュールが処理を実行中に前記マルチウェイトステータスレジスタの読み出しが前記プロセッサにて行われると、前記マルチウェイトステータスレジスタの読み出しが行われたことを示すマルチウェイト選択信号を前記ポーリングセレクタに出力し、
前記ポーリングセレクタは、前記モジュールから前記シングルウェイト選択信号が送られた場合、単独のモジュールから出力されたポーリング信号に基づいて、前記クロック信号を停止させるためのWAIT信号を前記クロック制御回路に出力し、
前記ポーリングセレクタは、前記モジュールから前記マルチウェイト選択信号が送られた場合、複数のモジュールから出力されたポーリング信号に基づいて、前記クロック信号を停止させるためのWAIT信号を前記クロック制御回路に出力することを特徴とする請求項2記載のプロセッサ制御装置。 - 命令を実行するプロセッサと、
前記プロセッサとバスを介して接続され、前記プロセッサと独立して処理を行うことが可能な複数のモジュールと、
前記モジュール側にそれぞれ設けられ、前記プロセッサからのアクセス要求があった時の前記モジュールの処理の実行状態に基づいて、前記プロセッサの動作を停止させるポーリング処理部と、
前記プロセッサにクロック信号を供給するクロック制御回路と、
を備え、
前記ポーリング処理部は、前記プロセッサからのアクセス要求があった時に前記モジュールが処理を実行中の場合、前記プロセッサに供給されるクロック信号を停止させるためのポーリング信号を前記クロック制御回路に出力し、
前記モジュールは、
単独のモジュールの処理の実行状態に基づいて前記プロセッサの動作を停止させるための指定を行うウェイトステータスレジスタと、
前記モジュールの処理の実行状態に依存することなく、前記プロセッサの動作を継続させるための指定を行うセットウェイトステータスレジスタとを備えることを特徴とするプロセッサ制御装置。 - 前記ウェイトステータスレジスタまたは前記セットウェイトステータスレジスタの指定に基づいて、前記ポーリング処理部から出力されたポーリング信号を有効化または無効化するポーリングセレクタをさらに備えることを特徴とする請求項4記載のプロセッサ制御装置。
- 前記モジュールは、自分のモジュールが処理を実行中に前記ウェイトステータスレジスタの読み出しが前記プロセッサにて行われると、前記ウェイトステータスレジスタの読み出しが行われたことを示すウェイト選択信号を前記ポーリングセレクタに出力し、
前記モジュールは、自分のモジュールが処理を実行中に前記セットウェイトステータスレジスタの読み出しが前記プロセッサにて行われると、前記セットウェイトステータスレジスタの読み出しが行われたことを示すセットウェイト選択信号を前記ポーリングセレクタに出力し、
前記ポーリングセレクタは、前記モジュールから前記ウェイト選択信号が送られた場合、単独のモジュールから出力されたポーリング信号に基づいて、前記クロック信号を停止させるためのWAIT信号を前記クロック制御回路に出力し、
前記ポーリングセレクタは、前記モジュールから前記セットウェイト選択信号が送られた場合、前記モジュールの処理の実行状態に依存することなく、前記クロック信号を停止させるためのWAIT信号が前記クロック制御回路に出力されないようにすることを特徴とする請求項5記載のプロセッサ制御装置。
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