JP5393289B2 - メモリ制御回路、メモリシステム及び制御方法 - Google Patents
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Description
このようなシステム、特にバッテリー駆動を前提とするシステムにおいては、システム全体での消費電力が無視できなくなってきており、特にDRAMを多数使用することからDRAMの消費電力削減は重要な課題となってきている。
この解決方法として、特許文献1が既に公知となっている。
特許文献1では、メモリデバイスのアイドル状態時間を計測し、所定時間アイドル状態が継続した場合にメモリデバイスを駆動するクロックを低減させ、メモリデバイスでの消費電力を低減させるものである。この方法は、メモリデバイス全体の駆動クロック周波数を低減させるため、引いてはシステム全体のパフォーマンスが低くなった場合にのみ有効である。
また、メモリデバイスにおいては一般に消費電力をより低い状態にさせた場合、アクセスを行うために必要とされる復帰時間が大きくなるというデバイスのもつ問題があった。
図1は、第1の実施形態のメモリ制御回路の概略を示すブロック図である。図1において、1は、チップ内部のメモリアクセスを要求するマスターモジュールとのインターフェースを行うバスインターフェースモジュールである。図1では3つの同一或いは異なる種類のバスに接続可能な構成を図示してある。2は、バスインターフェース1が受け取ったメモリデバイスへのアクセスコマンドを調停、順序化するアービター部である。3は、アービター部で順序化されたメモリアクセスコマンドを一時的に保存可能なキューバッファである。4は、アービター部2が選択したメモリアクセスコマンドがメモリデバイスへのデータ書き込みであった場合にバスインターフェース1から書き込みデータを取り込むデータ制御部である。データ制御部4は、実際のデータ書き込みタイミングまで保存、或いはコマンドが読み出しであった場合、メモリデバイスから読み出されたデータを、読み出しコマンドを発行したバスインターフェースに出力する。5は、キューバッファ3に保存されたメモリアクセスコマンドを順に取り出すコマンド選択部である。6は、各チップセレクトに接続されたデバイス状況を管理するアクセス管理部である。アクセス管理部(省電力制御部)6は、チップセレクトに接続されたメモリデバイスの各バンクの状態を記憶、管理、またクロックイネーブルに関する制御、状態保持を行う。7は、コマンド選択部が選択したメモリアクセスコマンドの対象となるメモリデバイスにコマンドとして選択的に発行するコマンド生成部である。8は、コマンド生成部7が発行したアクセスコマンドに応じてメモリデバイスに対してデータを出力或いはデータを取り込むデータインターフェースである。9は、各チップセレクトに接続されたメモリデバイスのクロックイネーブル(CKE)をアクセス管理部6の指示に基づき駆動するCKE制御部である。
図3は、図2の接続を行ったときのチップ内部からメモリデバイスを識別するためのメモリマップの一例を示す図である。
このメモリに対してアクセスを行うマスターモジュールは3つの種類に分類できるものとする。即ち、全体の制御を行う制御部分からのアクセスで、ある程度の間隔を空けて常時アクセスを行うマスターモジュール群がある。また、ユーザーインターフェースのための表示部分からのアクセスで、先の制御部分よりは頻度が高いが、ある程度の間隔を空けて常時アクセスを行うマスターモジュール群がある。また、制御部分からの指示により処理を開始し、処理中は集中的にアクセスを行うが、処理終了後は再度の指示がない限りアクセスを行わないマスターモジュール群がある。それぞれのマスターモジュール群のアクセス領域をCS0、CS1、CS2及びCS3と仮定する。
これらの仮定及び図を用いて本実施形態の動作を説明する。
なお、前記電力消費状態の異なる複数の省電力レベルにはアクティブパワーダウン状態とプリチャージパワーダウン状態とを含む2段階以上のレベルである。
図5において、t0でコマンド選択部5を含むキューバッファ3にはアクセス順にWr0(CS0への書き込み)、Wr1(CS1への書き込み)、Wr2(CS2への書き込み)が保存されていて、既にCS3への書き込みが発行済みであるとする。また、CS0及びCS1は全てのバンクがクローズされているとする。t1においてCS1への書き込み(Wr0)のアクティブコマンドが該当するCS0のバンクに対して発行され、t4において実際の書き込みコマンドが発行、t6よりCS0への書き込みデータの出力が開始される。t1において空きができたキューバッファ3には新たにWr3(CS3への書き込み)がt2で入力される。CS0へのデータ出力終了後の新たなデータ出力可能なタイミングであるt11にデータ出力が開始可能となるタイミングにデータ出力ができるようにt6にCS1の書き込みに対するアクティブコマンドが発行され、t9に実際の書き込みコマンドが発行される。CS1へのデータ出力が完了し、新たなデータ出力可能な次のタイミングはt16である。しかし、このときの該当する書き込みコマンドはCS2への書き込みであり、この書き込みはヒットであると仮定しているので、アクティブコマンドの発行は行われず、書き込みコマンドがt14に発行される。同様に、t21からのデータ出力に対応する書き込みコマンドはCS3への書き込みで、これもヒットであると仮定しているので、書き込みコマンドはt19に発行される。
t6から開始されたCS0への書き込みデータ出力の終了後、CS0を省電力消費状態に移行できるタイミングは図示されているt13である。よって、その1クロック前であるt12にアクセス管理部6に対して省電力状態移行指示信号が出力され、アクセス管理部6はこのときの待ちコマンド状態を参照する。t12においてCS0へのアクセスが存在しないので、図4の41の判断に基づき、アクセス管理部6は、コマンド生成部7にCS0に対してプリチャージオールコマンドの発行を指示し(42)、コマンド生成部7がそのコマンドを発行するのを待つ(43)。CS0へのプリチャージオールコマンドの発行が行われたら、アクセス管理部6は、CKE制御部9にCS0へのCKE信号を'0'とする指示を行い、t14からCS0に接続されているデバイスをプリチャージパワーダウン状態(省電力レベル)に移行させる。
実際のメモリ制御回路は先の第1の実施形態で図示したキューバッファの段数より多くの段数を有するものもあり、また、メモリデバイスへのアクセスも必ずしもヒットであるとは限らず、多様なタイミングでのアクセスが考えられる。
これらの多様性を考慮した回路構成例を図6に示す。図6は、第2の実施形態のメモリ制御回路の概略を示すブロック図である。
図6において、11は、アクティブパワーダウンを実行するかどうかを判断する際にクロック数を判断する値を設定するためのタイミング設定部である。12は、キューバッファの段数を多くした場合に必要以上のアクセスコマンドを参照し、省電力状態に移行できないことを防ぐために参照すべき有効範囲を指定する参照範囲設定部である。13は、実際にキューバッファ内のコマンドの参照範囲を変更するための参照範囲変更部である。
まず、参照範囲設定部12及び参照範囲変更部13についての説明をおこなう。
プリチャージパワーダウン状態に移行した場合のアクティブパワーダウン状態への移行した場合に対するパフォーマンスに対するペナルティは、全てのバンクがクローズ状態となるためアクティベートコマンドから発行する必要があることのみである。最新のDDR3メモリデバイスの場合には新たに、より大きな省電力効果が得られる代わりにパフォーマンスに対するペナルティの可能性がある新たな省電力モードが追加されている。デバイスのデータブックによると、このモードでは、デバイスが省電力状態から復帰するためにはデバイスのスピードに依存して10クロックから20クロックまでのサイクルが最低でも必要である。しかし、図5のタイミング図で用いた条件、キューバッファ3段で、各アクセスが8ビート(4クロック)だとするとたかだか12クロックを超える程度しかコマンド発行までの余裕がなく、最速のDDR3−1600デバイスに用いるには不十分である。一方、DDR3−1600デバイスに最適化してしまうと、DDR3−800程度のデバイスで十分なシステムではプリチャージパワーダウン状態に移行可能であるにも関わらず不要な範囲までアクセスコマンドを参照してしまう。このために十分な省電力効果が得られないといったこととなる。このような事態を回避するために参照範囲設定部12が必要となる。
図7において71は、図1におけるキューバッファ3を図示し直したものである。72は、キューバッファ71の各段の内容からどのCSへのアクセスコマンドであるかを判別するデコード部である。73は、各デコード部からの出力をORする他入力のOR回路で、図7ではキューバッファ71は、8段あるとして図示してある。
デコード部72は、キューバッファ71の各段からの、バッファ内に有効なコマンドがあるかどうか(empty)、実際のコマンドのCS選択信号(cs)及び参照範囲変更部13からの有効信号(en)に基づき、図8に示す真理値表の出力を生成する。図8は、csとして4本の信号がシステムに用意されているものとして示してある。
図7、図8に示された内容の信号を基に、図4における41での判断を実行することで、キューバッファの段数を各使用状況に適切に対応させることが可能となる。
アクセス完了時にアクティブパワーダウン状態にデバイスをできるかどうかは、次にそのチップセレクト対象デバイス及びコマンド生成部7の具体的構成に大きく依存する。
図9は、高速アクセスに重点を置いたコマンド生成部7の一例を示す図である。
図9において91は、コマンド選択部5より取り出されたコマンド状態に従い、対象CSのデバイスに対してプリチャージコマンド、アクティベートコマンドの発行を行うRAS状態遷移回路である。92は、RAS状態遷移回路91により読み出し或いは書き込みが可能となったアクセス対象に実際のデータアクセスコマンドを発行するCAS状態遷移回路である。93は、RAS状態遷移回路91及びCAS状態遷移回路92から出力されるコマンドのうち、どちらのコマンドを実際のデバイスに供給するかを選択する選択回路であり、図ではCAS状態遷移回路出力が優先されるとする。
図10において、101は、初期状態(Idle)である。102は、コマンドを取り込んだ状態(Fetch)である。103は、コマンドがミスヒットで、かつ、パワーダウンのためのプリチャージコマンド発行要求がある場合の状態(Simul)である。このときはアクセス対象へのプリチャージコマンドはPrechargeAllコマンドに置き換えられ、アクセス管理部6の保持情報もその内容でアップデートされる。104は、アクセス対象がページミスであった場合の状態(MissHit)でアクセス対象へのプリチャージコマンドが発行される。105は、アクセス対象へのアクティブコマンド発行待ち状態(Open)で、この状態であってもパワーダウンのためのプリチャージコマンド発行要求がある場合、対応が行われる。106は、CAS状態遷移回路92とのコマンド転送を行う状態で、コマンド転送が完了した場合には新たに取り込むコマンドの有無によって遷移先の状態が101のIdle若しくは102のFetch状態に遷移する。この状態にあっても、プリチャージパワーダウンのためのプリチャージコマンド発行要求があれば実行される。
図11において図4と同様に、t0でコマンド選択部5を含むキューバッファ3にはアクセス順にWr0(CS0への書き込み)、Wr1(CS1への書き込み)、Wr2(CS2への書き込み)が保存されていて、既にCS3への書き込みが発行済みであるとする。また、CS0及びCS1は全てのバンクがクローズされているとする。t1においてRAS状態遷移回路91にあるCS0へのアクセスコマンドに従い、アクティブコマンドが発行され(図10の105から106へ)、次のサイクルt2でCS0への書き込みコマンドはCAS状態遷移回路92に移行する。同時にキューバッファから新たなCS1への書き込みコマンドがRAS状態遷移回路91に渡される(図10の106から102へ)。CS1への書き込みコマンドはクローズページへの書き込みであるので、CAS状態遷移回路92からの許可信号があるまで保持される(図10の102から105へ)。t4でCS0への書き込みコマンドが発行されt6より対応するデータの出力が行われる。RAS状態遷移回路91に保持されているCS1への書き込みコマンドはt6時点でActコマンドを発行し、t7時点でCAS状態遷移回路92にコマンドが渡される。同時にRAS状態遷移回路91には新たなCS2へのコマンドWr2が取り込まれる。t7時点でのCS3に対する次のコマンド発行予測時間は、現在のデータ出力の残サイクル数が3クロックである。次のコマンドのビート数に要するクロック数が4である。異なるデバイスであることのギャップ1x2に対して、書き込みコマンドからデータ出力までが2クロックである。RAS状態遷移回路91が新たなコマンドを取り込んでからプリチャージコマンド発行までが1クロックである。アクティブコマンドから書き込みコマンドまでの必要サイクル数3クロックである。
(実行中のアクセスの残サイクル数)+(次のアクセスのバーストに要するサイクル数)+(デバイス間ギャップの合計)−(CLサイクル数)−(tRP)+(回路依存サイクル)≧(tCKE)+(tXP)が満たされる。このときアクティブプリチャージに移行してもパフォーマンスの影響が無いこととなる。つまり上記の例では、
3+4+2−2−3+1=5
アクティブパワーダウンに関する最少必要サイクル数としてtCKE=3、tXP=2から5クロックであるので、アクティブパワーダウンに移行するとして図11は図示してある。
tCKE及びtXPはデバイスが決まれば一様に決定される値であり、その値はデバイスのスピードに依存する。使用するデバイスが決まれば、その合計値を設定可能とすることでさまざまなスピードのデバイスへの対応が可能となる。
よって、システムとしてのさらなる省電力化が実現できると同時に、従来と同等のアクセスパフォーマンスを維持することができる。
つまり、複数のメモリデバイスを使用するシステム構成において、低電力モードを積極的に利用し、かつ、メモリデバイスへのアクセス効率の低下を起こさないことができる。
Claims (9)
- 複数のメモリデバイス毎の複数のチップセレクト接続と、
前記複数のメモリデバイスを個別にアクセスするためのアクセスコマンドを保持するキューバッファと、
着目チップセレクト接続について、前記着目チップセレクト接続の接続先のメモリデバイスに関するアクセスコマンドが前記キューバッファに保存されているか否かに基づいて、前記着目チップセレクト接続の接続先のメモリデバイスを複数の省電力レベルのうち現状の省電力レベルとは異なる省電力レベルの省電力モードに移行させる省電力制御手段と、
を有するメモリ制御回路。 - 前記キューバッファに保持されているアクセスコマンドの1つを取り出す選択手段と、
前記選択手段の取り出したアクセスコマンドに基づいてアクセス対象のメモリデバイスに対するコマンドを発行するコマンド発行手段と、
を更に有し、
前記省電力制御手段は、前記選択手段が取り出したアクセスコマンドに基づく着目チップセレクト接続の接続先のメモリデバイスへのアクセスが完了すると、前記着目チップセレクト接続に関するアクセスコマンドが前記キューバッファに保存されているか否かを判断する請求項1に記載のメモリ制御回路。 - 前記キューバッファに保持されているアクセスコマンドの1つを取り出す選択手段と、
前記選択手段の取り出したアクセスコマンドに基づいてアクセス対象のメモリデバイスに対するコマンドを発行するコマンド発行手段と、
を更に有し、
前記省電力制御手段は、前記選択手段が取り出した着目アクセスコマンドに基づく着目チップセレクト接続の接続先のメモリデバイスへのアクセスが完了すると、前記キューバッファに保持されているアクセスコマンドで前記着目チップセレクト接続に関するものを発行するまでの時間に対応するように前記着目チップセレクト接続の接続先のメモリデバイスを複数の省電力レベルのうち現状の省電力レベルとは異なる省電力レベルの省電力モードに移行させる請求項1に記載のメモリ制御回路。 - 前記キューバッファの参照範囲を設定する参照範囲設定手段を更に有し、
前記省電力制御手段は、前記キューバッファの前記参照範囲に保持されているアクセスコマンドで、かつ、前記着目チップセレクト接続の接続先のメモリデバイスに関するアクセスコマンドに基づいて、前記着目チップセレクト接続の接続先のメモリデバイスを複数の省電力レベルのうち現状の省電力レベルとは異なる省電力レベルの省電力モードに移行させる請求項1に記載のメモリ制御回路。 - メモリデバイス毎に設けられたクロック制御手段を更に有し、
前記クロック制御手段は、省電力モードのメモリデバイスについてはクロックイネーブルを無効にし、復帰させる際にクロックイネーブルを有効にする請求項1乃至4何れか1項に記載のメモリ制御回路。 - 前記省電力制御手段は、前記キューバッファに前記着目チップセレクト接続の接続先となるメモリデバイスに関するアクセスコマンドがない場合に、前記メモリデバイスについてプリチャージオールコマンド発行すると共に、前記メモリデバイスに対応するクロック制御手段についてクロックイネーブルを無効とするように制御することでプリチャージパワーダウンに移行させる請求項1乃至5何れか1項に記載のメモリ制御回路。
- 前記省電力制御手段は、前記キューバッファに前記着目チップセレクト接続の接続先となるメモリデバイスに関するアクセスコマンドがある場合に、前記アクセスコマンドを発行するまでの時間に基づいて、前記メモリデバイスに対応するクロック制御手段についてクロックイネーブルを無効とするように制御することでアクティブパワーダウンに移行させる請求項1乃至5何れか1項に記載のメモリ制御回路。
- 複数のメモリデバイスを備えるDRAMと、前記DRAMを制御するメモリ制御回路と、を有するメモリシステムであって、
前記メモリ制御回路は、
前記DRAMに対する複数のアクセスコマンドを保持することができるキューバッファと、
前記複数のメモリデバイス毎の複数のチップセレクト接続と、
前記キューバッファの保持しているアクセスコマンドの1つを取り出す選択手段と、
着目チップセレクト接続の接続先のメモリデバイスについて、前記選択手段が取り出した着目アクセスコマンドに従ったアクセスが完了すると、前記着目チップセレクト接続について、前記着目チップセレクト接続の接続先のメモリデバイスに関するアクセスコマンドが前記キューバッファに保存されているか否かに基づいて、前記着目チップセレクト接続の接続先のメモリデバイスを複数の省電力レベルのうち現状の省電力レベルとは異なる省電力レベルの省電力モードに移行させる省電力制御手段と、
を有するメモリシステム。 - 複数のメモリデバイス毎の複数のチップセレクト接続と、前記複数のメモリデバイスを個別にアクセスするためのアクセスコマンドを保持するキューバッファと、を備えるメモリ制御回路の制御方法であって、
着目チップセレクト接続について、前記着目チップセレクト接続の接続先のメモリデバイスに関するアクセスコマンドが前記キューバッファに保存されているか否かに基づいて、前記着目チップセレクト接続の接続先のメモリデバイスを複数の省電力レベルのうち現状の省電力レベルとは異なる省電力レベルの省電力モードに移行させる制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009150175A JP5393289B2 (ja) | 2009-06-24 | 2009-06-24 | メモリ制御回路、メモリシステム及び制御方法 |
US12/791,404 US8707002B2 (en) | 2009-06-09 | 2010-06-01 | Control apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009150175A JP5393289B2 (ja) | 2009-06-24 | 2009-06-24 | メモリ制御回路、メモリシステム及び制御方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011008430A JP2011008430A (ja) | 2011-01-13 |
JP2011008430A5 JP2011008430A5 (ja) | 2012-07-26 |
JP5393289B2 true JP5393289B2 (ja) | 2014-01-22 |
Family
ID=43565034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009150175A Expired - Fee Related JP5393289B2 (ja) | 2009-06-09 | 2009-06-24 | メモリ制御回路、メモリシステム及び制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5393289B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9601197B2 (en) | 2014-03-10 | 2017-03-21 | Kabushiki Kaisha Toshiba | Memory system and control method |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09101847A (ja) * | 1995-10-09 | 1997-04-15 | Fuji Xerox Co Ltd | コンピュータシステムの節電制御方法 |
JP3728468B2 (ja) * | 1995-12-27 | 2005-12-21 | 株式会社東芝 | メモリ制御装置 |
KR100528788B1 (ko) * | 2003-06-27 | 2005-11-15 | 주식회사 하이닉스반도체 | 지연 고정 루프 및 그 구동 방법 |
JP2006251876A (ja) * | 2005-03-08 | 2006-09-21 | Matsushita Electric Ind Co Ltd | メモリ制御装置及びメモリ制御方法 |
JP2007026366A (ja) * | 2005-07-21 | 2007-02-01 | Canon Inc | メモリコントローラ |
JP4882807B2 (ja) * | 2007-03-07 | 2012-02-22 | セイコーエプソン株式会社 | Sdram制御回路及び情報処理装置 |
JP2008225624A (ja) * | 2007-03-09 | 2008-09-25 | Fujitsu Ltd | メモリコントローラ、半導体メモリの制御方法およびシステム |
JP5349775B2 (ja) * | 2007-09-07 | 2013-11-20 | キヤノン株式会社 | メモリコントローラ及びその制御方法 |
-
2009
- 2009-06-24 JP JP2009150175A patent/JP5393289B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2011008430A (ja) | 2011-01-13 |
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Legal Events
Date | Code | Title | Description |
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A521 | Written amendment |
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|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120608 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130904 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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R151 | Written notification of patent or utility model registration |
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