JP2011008430A5 - メモリ制御回路、メモリシステム及び制御方法 - Google Patents

Description

本発明は、メモリ制御回路、メモリシステム及び制御方法に関する。

そこで、本発明のメモリ制御回路は、複数のメモリデバイス毎の複数のチップセレクト接続と、前記複数のメモリデバイスを個別にアクセスするためのアクセスコマンドを保持するキューバッファと、着目チップセレクト接続について、前記着目チップセレクト接続の接続先のメモリデバイスに関するアクセスコマンドが前記キューバッファに保存されているか否かに基づいて、前記着目チップセレクト接続の接続先のメモリデバイスを複数の省電力レベルのうち現状の省電力レベルとは異なる省電力レベルの省電力モードに移行させる省電力制御手段と、を有する。

Claims (9)

1. 複数のメモリデバイス毎の複数のチップセレクト接続と、
   前記複数のメモリデバイスを個別にアクセスするためのアクセスコマンドを保持するキューバッファと、
   着目チップセレクト接続について、前記着目チップセレクト接続の接続先のメモリデバイスに関するアクセスコマンドが前記キューバッファに保存されているか否かに基づいて、前記着目チップセレクト接続の接続先のメモリデバイスを複数の省電力レベルのうち現状の省電力レベルとは異なる省電力レベルの省電力モードに移行させる省電力制御手段と、
   を有するメモリ制御回路。
2. 前記キューバッファに保持されているアクセスコマンドの１つを取り出す選択手段と、
   前記選択手段の取り出したアクセスコマンドに基づいてアクセス対象のメモリデバイスに対するコマンドを発行するコマンド発行手段と、
   を更に有し、
   前記省電力制御手段は、前記選択手段が取り出したアクセスコマンドに基づく着目チップセレクト接続の接続先のメモリデバイスへのアクセスが完了すると、前記着目チップセレクト接続に関するアクセスコマンドが前記キューバッファに保存されているか否かを判断する請求項１に記載のメモリ制御回路。
3. 前記キューバッファに保持されているアクセスコマンドの１つを取り出す選択手段と、
   前記選択手段の取り出したアクセスコマンドに基づいてアクセス対象のメモリデバイスに対するコマンドを発行するコマンド発行手段と、
   を更に有し、
   前記省電力制御手段は、前記選択手段が取り出した着目アクセスコマンドに基づく着目チップセレクト接続の接続先のメモリデバイスへのアクセスが完了すると、前記キューバッファに保持されているアクセスコマンドで前記着目チップセレクト接続に関するものを発行するまでの時間に対応するように前記着目チップセレクト接続の接続先のメモリデバイスを複数の省電力レベルのうち現状の省電力レベルとは異なる省電力レベルの省電力モードに移行させる請求項１に記載のメモリ制御回路。
4. 前記キューバッファの参照範囲を設定する参照範囲設定手段を更に有し、
   前記省電力制御手段は、前記キューバッファの前記参照範囲に保持されているアクセスコマンドで、かつ、前記着目チップセレクト接続の接続先のメモリデバイスに関するアクセスコマンドに基づいて、前記着目チップセレクト接続の接続先のメモリデバイスを複数の省電力レベルのうち現状の省電力レベルとは異なる省電力レベルの省電力モードに移行させる請求項１に記載のメモリ制御回路。
5. メモリデバイス毎に設けられたクロック制御手段を更に有し、
   前記クロック制御手段は、省電力モードのメモリデバイスについてはクロックイネーブルを無効にし、復帰させる際にクロックイネーブルを有効にする請求項１乃至４何れか１項に記載のメモリ制御回路。
6. 前記省電力制御手段は、前記キューバッファに前記着目チップセレクト接続の接続先となるメモリデバイスに関するアクセスコマンドがない場合に、前記メモリデバイスについてプリチャージオールコマンド発行すると共に、前記メモリデバイスに対応するクロック制御手段についてクロックイネーブルを無効とするように制御することでプリチャージパワーダウンに移行させる請求項１乃至５何れか１項に記載のメモリ制御回路。
7. 前記省電力制御手段は、前記キューバッファに前記着目チップセレクト接続の接続先となるメモリデバイスに関するアクセスコマンドがある場合に、前記アクセスコマンドを発行するまでの時間に基づいて、前記メモリデバイスに対応するクロック制御手段についてクロックイネーブルを無効とするように制御することでアクティブパワーダウンに移行させる請求項１乃至５何れか１項に記載のメモリ制御回路。
8. 複数のメモリデバイスを備えるＤＲＡＭと、前記ＤＲＡＭを制御するメモリ制御回路と、を有するメモリシステムであって、
   前記メモリ制御回路は、
   前記ＤＲＡＭに対する複数のアクセスコマンドを保持することができるキューバッファと、
   前記複数のメモリデバイス毎の複数のチップセレクト接続と、
   前記キューバッファの保持しているアクセスコマンドの１つを取り出す選択手段と、
   着目チップセレクト接続の接続先のメモリデバイスについて、前記選択手段が取り出した着目アクセスコマンドに従ったアクセスが完了すると、前記着目チップセレクト接続について、前記着目チップセレクト接続の接続先のメモリデバイスに関するアクセスコマンドが前記キューバッファに保存されているか否かに基づいて、前記着目チップセレクト接続の接続先のメモリデバイスを複数の省電力レベルのうち現状の省電力レベルとは異なる省電力レベルの省電力モードに移行させる省電力制御手段と、
   を有するメモリシステム。
9. 複数のメモリデバイス毎の複数のチップセレクト接続と、前記複数のメモリデバイスを個別にアクセスするためのアクセスコマンドを保持するキューバッファと、を備えるメモリ制御回路の制御方法であって、
   着目チップセレクト接続について、前記着目チップセレクト接続の接続先のメモリデバイスに関するアクセスコマンドが前記キューバッファに保存されているか否かに基づいて、前記着目チップセレクト接続の接続先のメモリデバイスを複数の省電力レベルのうち現状の省電力レベルとは異なる省電力レベルの省電力モードに移行させる制御方法。