JP2012084123A5 - - Google Patents
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Description
上記課題を解決するために本発明に係るメモリ制御装置は、複数のマスタと省電力状態に遷移可能な複数のメモリと接続されたメモリ制御装置であって、前記複数のマスタからのメモリアクセス要求を調停し、前記複数のマスタの1つにメモリアクセス要求を許可する調停手段と、前記複数のメモリのそれぞれが省電力状態であるか否かを監視する監視手段とを有し、前記調停手段は、前記監視手段の検出結果に応じて、省電力状態であるメモリに対するメモリアクセス要求と省電力状態でないメモリに対するメモリアクセス要求が競合する場合、省電力状態でないメモリに対するメモリアクセス要求から優先的に選択することを特徴とする。
Claims (10)
- 複数のマスタと省電力状態に遷移可能な複数のメモリと接続されたメモリ制御装置であって、
前記複数のマスタからのメモリアクセス要求を調停し、前記複数のマスタの1つにメモリアクセス要求を許可する調停手段と、
前記複数のメモリのそれぞれが省電力状態であるか否かを監視する監視手段とを有し、
前記調停手段は、前記監視手段の検出結果に応じて、省電力状態であるメモリに対するメモリアクセス要求と省電力状態でないメモリに対するメモリアクセス要求が競合する場合、省電力状態でないメモリに対するメモリアクセス要求を優先的に選択することを特徴とするメモリ制御装置。 - 前記調停手段は、前記監視手段の検出結果に応じて省電力状態でないメモリに対するメモリアクセス要求を候補として、当該候補の中から許可するメモリアクセス要求を選択する請求項1に記載のメモリ制御装置。
- 前記調停手段は、前記候補の中に選択すべきメモリアクセス要求がない場合に、省電力状態にあるメモリに対するメモリアクセス要求を候補として、当該候補の中から許可するメモリアクセス要求を選択する請求項2に記載のメモリ制御装置。
- 前記調停手段は、マスタからのメモリアクセス要求が、省電力状態に投入されているメモリに対するアクセスであった場合に、メモリアクセス要求の優先順位を低くすることを特徴とする請求項1に記載のメモリ制御装置。
- 前記調停手段は、省電力状態に投入されているメモリに対するメモリアクセス要求が所定回数以上、受け付けられなかった場合に、省電力状態にあるメモリへのメモリアクセス要求を含む複数のメモリから選択すること特徴とする請求項1乃至4のいずれか1項に記載のメモリ制御装置。
- 前記調停手段は、省電力状態に投入されているメモリに対するメモリアクセス要求が所定時間以上、受け付けられなかった場合に、省電力状態にあるメモリへのメモリアクセス要求を含む複数のメモリから選択すること特徴とする請求項1乃至5のいずれか1項に記載のメモリ制御装置。
- 前記複数のマスタからの前記メモリアクセス要求が共通のバスを介して前記調停手段に送信されることを特徴とする請求項1乃至6のいずれか1項に記載のメモリ制御装置。
- 複数のマスタと省電力状態に遷移可能な複数のメモリと接続されたメモリ制御装置であって、
前記メモリへの複数のメモリアクセス要求を保持するアクセス保持手段と、
前記複数のメモリのそれぞれが省電力状態であるか否かを監視する監視手段と、
省電力状態であるメモリに対するメモリアクセス要求と省電力状態でないメモリに対するメモリアクセス要求が競合する場合、前記監視手段の検出結果に応じて、省電力状態でないメモリに対するメモリアクセス要求を前記アクセス保持手段から優先的に発行するコマンド生成手段と、を有することを特徴とするメモリ制御装置。 - 複数のマスタと省電力状態に遷移可能な複数のメモリと接続されたメモリ制御装置におけるメモリ制御方法であって、
前記複数のマスタからのメモリアクセスを調停し、前記複数のマスタの1つにメモリアクセス要求を許可する調停工程と、
前記複数のメモリのそれぞれが省電力状態であるか否かを監視する監視工程とを有し、
前記調停工程では、前記監視工程の検出結果に応じて、省電力状態であるメモリに対するメモリアクセス要求と省電力状態でないメモリに対するメモリアクセス要求が競合する場合、省電力状態でないメモリに対するメモリアクセス要求を優先的に選択することを特徴とするメモリ制御方法。 - 複数のマスタと省電力状態に遷移可能な複数のメモリと接続され、前記メモリへの複数のメモリアクセス要求を保持するアクセス保持手段を有するメモリ制御装置におけるメモリ制御方法であって、
前記複数のメモリのそれぞれが省電力状態であるか否かを監視する監視工程と、
省電力状態であるメモリに対するメモリアクセス要求と省電力状態でないメモリに対するメモリアクセス要求が競合する場合、前記監視工程の検出結果に応じて、省電力状態でないメモリに対するメモリアクセス要求を前記アクセス保持手段から優先的に発行するコマンド生成工程と、を有することを特徴とするメモリ制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011161055A JP5932261B2 (ja) | 2010-09-17 | 2011-07-22 | メモリ制御装置、メモリ制御方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010209418 | 2010-09-17 | ||
JP2010209418 | 2010-09-17 | ||
JP2011161055A JP5932261B2 (ja) | 2010-09-17 | 2011-07-22 | メモリ制御装置、メモリ制御方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2012084123A JP2012084123A (ja) | 2012-04-26 |
JP2012084123A5 true JP2012084123A5 (ja) | 2014-09-04 |
JP5932261B2 JP5932261B2 (ja) | 2016-06-08 |
Family
ID=45818779
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011161055A Expired - Fee Related JP5932261B2 (ja) | 2010-09-17 | 2011-07-22 | メモリ制御装置、メモリ制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8856465B2 (ja) |
JP (1) | JP5932261B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7159002B2 (ja) * | 2018-10-26 | 2022-10-24 | キヤノン株式会社 | 動作停止信号に従って動作停止状態となり、且つ、少なくとも動作停止信号が入力されていないことを条件に省電力モードに移行可能なデバイスを備える情報処理装置 |
US10698846B2 (en) * | 2018-11-07 | 2020-06-30 | Realtek Semiconductor Corporation | DDR SDRAM physical layer interface circuit and DDR SDRAM control device |
JP7292044B2 (ja) * | 2019-02-07 | 2023-06-16 | キヤノン株式会社 | 制御装置および制御方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5664089A (en) * | 1994-04-26 | 1997-09-02 | Unisys Corporation | Multiple power domain power loss detection and interface disable |
JP2647035B2 (ja) | 1994-11-30 | 1997-08-27 | 日本電気株式会社 | バス制御回路 |
WO2006001245A1 (ja) * | 2004-06-24 | 2006-01-05 | Matsushita Electric Industrial Co., Ltd. | 低バンド幅で局所集中アクセスを保証する調停装置、調停方法、及び調停装置を含む動画処理装置 |
US7581073B2 (en) * | 2006-08-09 | 2009-08-25 | International Business Machines Corporation | Systems and methods for providing distributed autonomous power management in a memory system |
JP5104123B2 (ja) * | 2007-08-17 | 2012-12-19 | 富士通セミコンダクター株式会社 | 半導体メモリ |
US9842068B2 (en) * | 2010-04-14 | 2017-12-12 | Qualcomm Incorporated | Methods of bus arbitration for low power memory access |
-
2011
- 2011-07-22 JP JP2011161055A patent/JP5932261B2/ja not_active Expired - Fee Related
- 2011-09-02 US US13/225,294 patent/US8856465B2/en not_active Expired - Fee Related
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