JP2013525924A5 - - Google Patents

Claims (20)

1. ２個のページバッファソースからデータバッファへのデータ転送を制御する方法であって、
   前記２個のページバッファソースでリード動作を開始するステップ、
   前記２個のページバッファソースのうちのリード動作の完了した第１のページバッファソースから前記データバッファへデータを自動的に転送するステップ、
   前記２個のページバッファソースのうちの第２のページバッファソースがリード動作を完了し且つ前記データバッファがビジーのとき、前記第２のページバッファソースからのデータ転送を抑制するステップ、
   前記データバッファが利用可能になるのを待つステップ、
   前記データバッファが利用可能であるとき、前記第２のページバッファソースからデータを転送するステップ、
   を有する方法。
2. 各前記２個のページバッファソース及び前記データバッファは１つのデータページを格納する大きさである、請求項１に記載の方法。
3. 前記第１のページバッファソースは第１のメモリ素子であり、前記第２のページバッファソースは第２のメモリ素子である、請求項１に記載の方法。
4. 前記第１のページバッファソースはメモリ素子の第１のページバッファであり、前記第２のページバッファソースは前記メモリ素子の第２のページバッファである、請求項１に記載の方法。
5. データを自動的に転送するステップは、前記第１のページバッファソースからレディ信号を受信するステップを有する、請求項１に記載の方法。
6. データを自動的に転送するステップは、前記レディ信号が前記第１のページバッファソースから受信された後に、前記第１のページバッファソースへデータ転送コマンドを発行するステップを有する、請求項５に記載の方法。
7. データ転送を抑制するステップは、前記第２のページバッファソースのリード動作が進行中の場合に、前記第２のページバッファソースの延期状態を設定するステップを有する、請求項１に記載の方法。
8. 延期状態を設定するステップは、前記第２のページバッファソースに対応する延期状態レジスタを延期状態に設定するステップを有する、請求項７に記載の方法。
9. データを転送するステップは、前記延期状態レジスタを非延期状態に設定するステップを有する、請求項８に記載の方法。
10. データ転送を抑制するステップは、前記第２のページバッファソースからレディ信号を受信するステップを有する、請求項２に記載の方法。
11. 前記第２のページバッファソースからのリード信号が受信され且つ前記第２のページバッファソースが延期状態に設定された後に、前記第２のページバッファソースへのデータ転送コマンドの発行を抑制するステップ、を更に有する請求項９に記載の方法。
12. 待つステップは、前記データバッファに格納された前記第１のページバッファソースのデータを出力するステップを有する、請求項１に記載の方法。
13. データを転送するステップは、前記データバッファが前記第１のページバッファソースのデータを出力し終えた後に、前記第２のページバッファソースへデータ転送コマンドを発行するステップを有する、請求項１１に記載の方法。
14. データ転送を抑制するステップは、レディ信号が受信されたとき、前記第２のページバッファソースに対して延期状態を設定するステップを有する、請求項１に記載の方法。
15. 延期状態を設定するステップは、前記第２のページバッファソースに対応する延期状態レジスタを延期状態に設定するステップを有する、請求項１４に記載の方法。
16. 第１のページバッファソース及び第２のページバッファソースからリードデータを受信するブリッジ装置であって、
    前記第１のページバッファソースからの第１のリードデータ及び前記第２のページバッファソースからの第２のリードデータを受信するための所定の大きさを有するデータバッファであって、前記第１のリードデータ及び前記第２のリードデータは、前記所定の大きさである、データバッファ、
    前記第１のページバッファソースが前記第１のリードデータを供給する準備ができていることの検出に応答して、第１のリード転送信号を生成し、少なくとも前記第１のページバッファが前記第１のリードデータを供給する準備ができているときに前記第２のページバッファソースが前記第２のリードデータを供給する準備ができたとき、第２のリード転送信号の生成を抑制する、アービトレータ回路、
    前記第１のページバッファソースから前記データバッファへ前記第１のリードデータを転送するために、前記第１のリード転送信号に応答して、前記第１のページバッファソースへデータ転送コマンドを発行する制御部、
    を有するブリッジ装置。
17. 前記第１のページバッファソースは第１のメモリ素子であり、前記第２のページバッファソースは第２のメモリ素子である、請求項１６に記載のブリッジ装置。
18. 前記アービトレータ回路は、前記第１のメモリ素子が前記第１のリードデータを供給する準備ができていることを示す第１のＲｅａｄｙ／Ｂｕｓｙ信号の遷移を前記第１のメモリ素子から受信し、前記第１のＲｅａｄｙ／Ｂｕｓｙ信号の遷移の後に、第２のＲｅａｄｙ／Ｂｕｓｙ信号の遷移を前記第２のページバッファソースから受信する、請求項１７に記載のブリッジ装置。
19. 前記第１のページバッファソースはメモリ素子の第１のプレーンであり、前記第２のページバッファソースは前記メモリ素子の第２のプレーンである、請求項１６に記載のブリッジ装置。
20. 前記アービトレータ回路は、前記第１のプレーン及び前記第２のプレーンが前記第１のリードデータ及び前記第２のリードデータを供給する準備ができていることを示すＲｅａｄｙ／Ｂｕｓｙ信号を前記メモリ素子から受信する、請求項１９に記載のブリッジ装置。