JP2011508296A5 - - Google Patents
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Claims (5)
- 前記メモリデバイスからの特定の応答に対応する、前記ホストプロセッサにより送信されるアドレスとデータとを追跡するように構成されたロジック部と、
前記少なくとも１つのプログラム可能なビットシーケンスを格納する少なくとも１つのレジスタと、
の内の少なくとも１つをさらに有することを特徴とする請求項１に記載のコントローラ。 - ホストプロセッサとメモリコントローラとを含む処理システムにおけるメモリデバイスを制御する方法であって、
前記メモリデバイスに、応答が読出される必要があるかどうかを示す命令を送信する工程と、
前記メモリコントローラにより、前記メモリデバイスによる前記命令に対する応答を読出す工程と、
読出した応答が読出しステータスエラーを示すなら、前記メモリコントローラにより、前記ホストプロセッサに割込み要求を送信する工程とを有することを特徴とする方法。 - 前記メモリデバイスによる特定の応答に対応する、前記ホストプロセッサにより送信されるアドレスとデータとを追跡する工程と、
前記メモリコントローラに少なくとも１つの期待される応答を格納する工程と、
の内の少なくとも１つをさらに有することを特徴とする請求項６に記載の方法。 - コンピュータにより実行されるときに、ホストプロセッサとメモリコントローラとを含む処理システムにおけるメモリデバイスを制御する方法を前記コンピュータに実行させるようにする命令を格納したコンピュータ可読媒体であって、前記方法は、
前記メモリデバイスに、応答が読出される必要があるかどうかを示す命令を送信する工程と、
前記メモリコントローラにより、前記メモリデバイスによる前記命令に対する応答を読出す工程と、
読出した応答が読出しステータスエラーを示すなら、前記メモリコントローラにより、前記ホストプロセッサに割込み要求を送信する工程とを有することを特徴とするコンピュータ可読媒体。 - 前記方法はさらに、
前記メモリデバイスによる特定の応答に対応する、前記ホストプロセッサにより送信されるアドレスとデータとを追跡する工程と、
前記メモリコントローラに少なくとも１つの期待される応答を格納する工程と、
の内の少なくとも１つを有することを特徴とする請求項１１に記載のコンピュータ可読媒体。
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| US6496900B1 (en) * | 2000-09-12 | 2002-12-17 | 3Ware, Inc. | Disk array system, controller, and method for verifying command data written to disk drives |
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