JP2013041534A - 半導体集積回路および割り込み生成方法 - Google Patents
半導体集積回路および割り込み生成方法 Download PDFInfo
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Abstract
【解決手段】レジスタ1を含む回路ブロック100と、前記レジスタの値を読み出して出力するレジスタ値読み出し回路400と、前記レジスタの値を前記レジスタ値読み出し回路から受け取り、予め設定された期待値と前記レジスタ値を比較し、前記比較の結果に基づいて割り込み要求を生成する割り込み生成回路500と、を有する。
【選択図】図8
Description
(付記1)
レジスタを含む回路ブロックと、
前記レジスタの値を読み出して出力するレジスタ値読み出し回路と、
前記レジスタの値を前記レジスタ値読み出し回路から受け取り、予め設定された期待値と前記レジスタ値を比較し、前記比較の結果に基づいて割り込み要求を生成する割り込み生成回路と、
を有することを特徴とする半導体集積回路。
前記レジスタ値読み出し回路は、前記レジスタの値を、バスを介して前記割り込み生成回路に出力するコントローラである、
ことを特徴とする付記1に記載の半導体集積回路。
前記レジスタ値読み出し回路は、前記レジスタの値を、直接に前記割り込み生成回路に出力する専用の制御回路である、
ことを特徴とする付記1に記載の半導体集積回路。
前記回路ブロックはポーリング対象となる回路ブロックであり、前記レジスタはステータスレジスタである、
ことを特徴とする付記1乃至付記3のいずれか1項に記載の半導体集積回路。
前記回路ブロックは、前記ステータスレジスタの変化による割り込み機能を持たない、
ことを特徴とする付記1乃至付記4のいずれか1項に記載の半導体集積回路。
前記割り込み生成回路は、
前記ステータスレジスタの値を格納するポーリングデータ格納レジスタと、
前記期待値を格納する期待値データ格納レジスタと、
前記ポーリングデータ格納レジスタと前記期待値データ格納レジスタの値を比較する第1比較器と、を有し、
前記ポーリングデータ格納レジスタと前記期待値データ格納レジスタの値が一致したとき、前記割り込み要求である期待値データ検出割り込み要求を出力する、
ことを特徴とする付記4または付記5に記載の半導体集積回路。
前記割り込み生成回路は、
前記ポーリングデータ格納レジスタに前記レジスタ値を格納するアクセス回数をカウントするポーリング数カウンタと、
予め設定された前記アクセス回数の最大値を格納する最大ポーリング数設定レジスタと、
前記ポーリング数カウンタのカウント値と前記最大ポーリング数設定レジスタの値を比較する第2比較器と、を有し、
前記第2比較器の比較結果に基づきタイムアウト割り込み要求を出力する、
ことを特徴とする付記6に記載の半導体集積回路。
前記割り込み生成回路は、
前記ポーリングデータ格納レジスタに前記レジスタ値を格納するアクセスの間隔のウェイトサイクル数をカウントするポーリングウェイトサイクルカウンタと、
予め設定された前記ウェイトサイクル数の最大値を格納する最大ウェイトサイクル設定レジスタと、
前記ポーリングウェイトサイクルカウンタのカウント値と前記最大ウェイトサイクル設定レジスタの値を比較する第3比較器と、を有し、
前記第3比較器の比較結果に基づき前記タイムアウト割り込み要求を出力する、
ことを特徴とする付記7に記載の半導体集積回路。
前記レジスタ値出力回路、および、前記割り込み生成回路をソフトウェアにより制御するCPUを有する、
ことを特徴とする付記1乃至付記8のいずれか1項に記載の半導体集積回路。
回路ブロックに含まれるレジスタの値を読み出して出力し、
前記レジスタの値を受け取って、予め設定された期待値と比較し、
前記レジスタの値が前記予め設定された期待値と一致したときに、割り込み要求を生成する、
ことを特徴とする割り込み生成方法。
前記回路ブロックはポーリング対象となる回路ブロックであり、前記レジスタはステータスレジスタである、
ことを特徴とする付記10に記載の割り込み生成方法。
前記回路ブロックは、前記ステータスレジスタの変化による割り込み機能を持たない、
ことを特徴とする付記10または付記11に記載の割り込み生成方法。
2 ポーリングデータ格納レジスタ
3 期待値データ格納レジスタ
4 データマスクレジスタ
5 最大ポーリング数設定レジスタ
6 最大ウェイトサイクル設定レジスタ
7 割り込みクリアレジスタ
8 ポーリング数カウンタ
9 ポーリングウェイトサイクルカウンタ
10 第1比較器
11 第2比較器
12 第3比較器
13 第1割り込み生成部
14 第2割り込み生成部
15 デコーダ(バスのアドレスデコーダ)
16 DSTP信号生成部
17 DREQ信号生成部
18,19 アンド回路部
20 オア回路部
100 IP(Intellectual Property)
200 バス
300 CPU(Central Processing Unit:中央処理装置)
400 DMAC(Direct Memory Access Controller)
400’ 専用の制御回路
500 割り込み生成回路
Claims (5)
- レジスタを含む回路ブロックと、
前記レジスタの値を読み出して出力するレジスタ値読み出し回路と、
前記レジスタの値を前記レジスタ値読み出し回路から受け取り、予め設定された期待値と前記レジスタ値を比較し、前記比較の結果に基づいて割り込み要求を生成する割り込み生成回路と、
を有することを特徴とする半導体集積回路。 - 前記レジスタ値読み出し回路は、前記レジスタの値を、バスを介して前記割り込み生成回路に出力するコントローラである、
ことを特徴とする請求項1に記載の半導体集積回路。 - 前記回路ブロックはポーリング対象となる回路ブロックであり、前記レジスタはステータスレジスタである、
ことを特徴とする請求項1または請求項2に記載の半導体集積回路。 - 前記割り込み生成回路は、
前記ステータスレジスタの値を格納するポーリングデータ格納レジスタと、
前記期待値を格納する期待値データ格納レジスタと、
前記ポーリングデータ格納レジスタと前記期待値データ格納レジスタの値を比較する第1比較器と、を有し、
前記ポーリングデータ格納レジスタと前記期待値データ格納レジスタの値が一致したとき、前記割り込み要求である期待値データ検出割り込み要求を出力する、
ことを特徴とする請求項3に記載の半導体集積回路。 - 前記割り込み生成回路は、
前記ポーリングデータ格納レジスタに前記レジスタ値を格納するアクセス回数をカウントするポーリング数カウンタと、
予め設定された前記アクセス回数の最大値を格納する最大ポーリング数設定レジスタと、
前記ポーリング数カウンタのカウント値と前記最大ポーリング数設定レジスタの値を比較する第2比較器と、を有し、
前記第2比較器の比較結果に基づきタイムアウト割り込み要求を出力する、
ことを特徴とする請求項4に記載の半導体集積回路。
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JP2011179574A JP2013041534A (ja) | 2011-08-19 | 2011-08-19 | 半導体集積回路および割り込み生成方法 |
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