JP2007257462A - バスリセット・システム及び方法 - Google Patents
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Abstract
【解決手段】リセット制御装置10は、クロック信号線2に接続されるターゲット装置20,30,40に共通な一定周期間隔でクロック信号を送出し、バスに接続されるターゲット装置とリセット有効時間とが関連付けて記憶される記憶部13から読み出した任意のアサート時間でリセット信号線1にリセット信号を出力し、ターゲット装置20は、リセット信号線を監視して、リセット信号線がアサートされると、カウンタ21の動作を開始させ、クロック信号の回数をカウントし、リセット信号線がデアサートされるとカウンタの動作を停止させ、リセット有効時間をクロック周期の回数で記憶する記憶部23内の値とカウンタ21の値とを比較し、値が同じであった場合は、自装置をリセットする。
【選択図】図1
Description
1.ターゲット装置30をリセットするために必要なリセット有効時間を記憶部より得る。図2より、ターゲット装置30の場合は、6Tである。
2.リセット信号線を6Tアサートした後、リセット信号線をデアサートする。図3は、そのタイムチャートを示し、リセット信号が6T時間アサートした後、立ち上がりエッジでリセットされる。
1.各ターゲットは、リセット信号線を監視し、リセット信号線がアサートされたことを検出する(S1)。
2.カウンタを動作させ、クロック信号のカウントを開始する(S2)。
3.リセット信号線のデアサートを検出する(S3)。
4.カウンタを停止させる(S4)。
5.カウンタと記憶部のリセット有効時間とを比較し(S5)、値が同じであった場合は、装置をリセットする(S6)。
6.ステップS5で値が異なっていた場合は、リセットの対象装置ではないと判断し、リセット信号の監視に戻る。
2 クロック信号線
10 リセット制御装置
11 リセット発生部
12 クロック信号発生部
13 記憶部
20,30,40 ターゲット装置
21 リセット処理部
22 カウンタ
23 記憶部
Claims (6)
- リセット制御装置と、複数のターゲット装置とがバスで接続されたシステムにおいて、
前記リセット制御装置は、リセット信号線を任意の時間アサートするリセット信号を出力するリセット信号発生部と、
クロック信号線に接続されるターゲット装置に共通な一定周期間隔でクロック信号を送出するクロック信号発生部と、
バスに接続されるターゲット装置とリセットが有効となるリセット信号のアサート時間とが関連付けて記憶される第1の記憶部とを備え、
前記各ターゲット装置は、リセットが有効となるリセット信号のアサート時間をクロック周期の回数で記憶する第2の記憶部と、
クロック信号を検出する機能を有し、リセット処理部の指示により動作を開始し、停止の指示を受けるまでのクロック信号の回数をカウントするカウンタと、
リセット信号線を監視して、リセット信号線がアサートされると前記カウンタを動作させ、リセット信号線がデアサートされると前記カウンタの動作を停止させ、リセット信号線がデアサートされた時に、前記カウンタの値と第2の記憶部内の値とを比較し、値が同じであった場合は、自装置をリセットするリセット処理部とを備えることを特徴とするバスリセット・システム。 - 前記各ターゲット装置は、第2の記憶部に複数のリセット有効時間を記憶することを特徴とする請求項1に記載のバスリセット・システム。
- 前記各ターゲット装置の第2の記憶部に記憶されるリセット有効時間は、システムの起動時に前記リセット制御装置から設定されることを特徴とする請求項1に記載のバスリセット・システム。
- リセット制御装置と複数のターゲット装置とがバスで接続されたシステムのバスリセット方法であって、
前記リセット制御装置が、クロック信号線に接続されるターゲット装置に共通な一定周期間隔でクロック信号を送出し、
バスに接続されるターゲット装置とリセットが有効となるリセット信号のアサート時間とが関連付けて記憶される第1の記憶部から読み出した任意のアサート時間でリセット信号線にリセット信号を出力し、
前記各ターゲット装置が、リセット信号線を監視して、リセット信号線がアサートされると、カウンタの動作を開始させ、停止の指示を受けるまでのクロック信号の回数をカウントし、リセット信号線がデアサートされると前記カウンタの動作を停止させ、
リセットが有効となるリセット信号のアサート時間をクロック周期の回数で記憶する第2の記憶部内の値と前記カウンタの値とを比較し、値が同じであった場合は、自装置をリセットする各ステップを含むことを特徴とするバスリセット方法。 - 前記各ターゲット装置は、第2の記憶部に複数のリセット有効時間を記憶することを特徴とする請求項4に記載のバスリセット方法。
- 前記各ターゲット装置の第2の記憶部に記憶されるリセット有効時間は、システムの起動時に前記リセット制御装置から設定されることを特徴とする請求項4に記載のバスリセット方法。
Priority Applications (1)
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JP2006082996A JP2007257462A (ja) | 2006-03-24 | 2006-03-24 | バスリセット・システム及び方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010055474A (ja) * | 2008-08-29 | 2010-03-11 | Internatl Business Mach Corp <Ibm> | シリアルバスシステム及びハングアップスレーブリセット方法 |
JP5472469B2 (ja) * | 2010-08-06 | 2014-04-16 | 富士通株式会社 | 半導体集積回路装置及び半導体集積回路装置を搭載した電子システム |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0325607A (ja) * | 1989-06-23 | 1991-02-04 | Nec Eng Ltd | シリアルインターフェースにおけるリセット方式 |
JPH08185244A (ja) * | 1994-12-28 | 1996-07-16 | Fujitsu Ltd | 機能ブロックの選択的リセット方法及びその装置 |
-
2006
- 2006-03-24 JP JP2006082996A patent/JP2007257462A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0325607A (ja) * | 1989-06-23 | 1991-02-04 | Nec Eng Ltd | シリアルインターフェースにおけるリセット方式 |
JPH08185244A (ja) * | 1994-12-28 | 1996-07-16 | Fujitsu Ltd | 機能ブロックの選択的リセット方法及びその装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010055474A (ja) * | 2008-08-29 | 2010-03-11 | Internatl Business Mach Corp <Ibm> | シリアルバスシステム及びハングアップスレーブリセット方法 |
JP5472469B2 (ja) * | 2010-08-06 | 2014-04-16 | 富士通株式会社 | 半導体集積回路装置及び半導体集積回路装置を搭載した電子システム |
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