JPH08185244A - 機能ブロックの選択的リセット方法及びその装置 - Google Patents
機能ブロックの選択的リセット方法及びその装置Info
- Publication number
- JPH08185244A JPH08185244A JP6328924A JP32892494A JPH08185244A JP H08185244 A JPH08185244 A JP H08185244A JP 6328924 A JP6328924 A JP 6328924A JP 32892494 A JP32892494 A JP 32892494A JP H08185244 A JPH08185244 A JP H08185244A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- reset
- edge
- reset signal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 複数個の機能ブロックが一つの制御系により
制御されるシステムに於いて、簡単な構成により小型化
が可能で、しかも配線数の増加と来さな状態で、複数個
の機能ブロックを個々にリセットする事が出来る機能ブ
ロックの選択的リセット方法及びその装置を提供する。 【構成】 複数個の機能ブロックＫＡ、ＫＢ、・・・Ｋ
Ｎが一つの制御系により制御されるシステム１に於い
て、当該機能ブロックＫＡ、ＫＢ、・・・ＫＮ等をリセ
ットするリセット信号ＲＳＥのエッジの数若しくはエッ
ジ間隔を測定すると共に、該測定結果を予め定められた
複数個の設定値と比較し、当該測定結果が、予め定めら
れた複数個の設定値の何れかと一致する場合には、一致
した設定値に対応する機能ブロックをリセットする選択
的リセット信号発生部２が設けられている機能ブロック
の選択的リセット方法及びその装置。
制御されるシステムに於いて、簡単な構成により小型化
が可能で、しかも配線数の増加と来さな状態で、複数個
の機能ブロックを個々にリセットする事が出来る機能ブ
ロックの選択的リセット方法及びその装置を提供する。 【構成】 複数個の機能ブロックＫＡ、ＫＢ、・・・Ｋ
Ｎが一つの制御系により制御されるシステム１に於い
て、当該機能ブロックＫＡ、ＫＢ、・・・ＫＮ等をリセ
ットするリセット信号ＲＳＥのエッジの数若しくはエッ
ジ間隔を測定すると共に、該測定結果を予め定められた
複数個の設定値と比較し、当該測定結果が、予め定めら
れた複数個の設定値の何れかと一致する場合には、一致
した設定値に対応する機能ブロックをリセットする選択
的リセット信号発生部２が設けられている機能ブロック
の選択的リセット方法及びその装置。
Description
【０００１】
【産業上の利用分野】本発明は、機能ブロックの選択的
リセット装置方法及び機能ブロックの選択的リセット装
置装置に関するものであり、更に詳しくは、複数の装置
或いは機能ブロックが、ハイブリッド化或いは一チップ
化されているＬＳＩ等の装置で、各装置或いは各機能ブ
ロックを個別にリセットする必要があるコンピュータを
使用して構成されたシステムに関するものである。
リセット装置方法及び機能ブロックの選択的リセット装
置装置に関するものであり、更に詳しくは、複数の装置
或いは機能ブロックが、ハイブリッド化或いは一チップ
化されているＬＳＩ等の装置で、各装置或いは各機能ブ
ロックを個別にリセットする必要があるコンピュータを
使用して構成されたシステムに関するものである。
【０００２】
【従来の技術】近年のコンピュータシステムは、さまざ
まな機能や装置の複合化が要求されている。この要求に
伴い、コンピュータシステム全体を一度にリセット（初
期化）するだけでなく、各機能や装置など、一部分のみ
をリセット（初期化）して、他の機能や装置に影響を与
えないようにする必要がでてきた。
まな機能や装置の複合化が要求されている。この要求に
伴い、コンピュータシステム全体を一度にリセット（初
期化）するだけでなく、各機能や装置など、一部分のみ
をリセット（初期化）して、他の機能や装置に影響を与
えないようにする必要がでてきた。
【０００３】コンピュータシステムの各機能や装置を、
別々にリセット（初期化）できないシステム構成や、別
々にリセット（初期化）できたとしても、システム外か
ら各機能や装置に対してリセット信号をそれぞれ入力し
なければならず、そのため信号線も増加していた。従っ
て、コンピュータシステムの各機能や装置を、別々にリ
セット（初期化）できないシステム構成はもちろんのこ
と、別々にリセット（初期化）できるシステム構成でも
信号線が増加してしまい、システム構成上（特にＬＳＩ
等）小型化ができず、また配線等も複雑になりやすかっ
た。
別々にリセット（初期化）できないシステム構成や、別
々にリセット（初期化）できたとしても、システム外か
ら各機能や装置に対してリセット信号をそれぞれ入力し
なければならず、そのため信号線も増加していた。従っ
て、コンピュータシステムの各機能や装置を、別々にリ
セット（初期化）できないシステム構成はもちろんのこ
と、別々にリセット（初期化）できるシステム構成でも
信号線が増加してしまい、システム構成上（特にＬＳＩ
等）小型化ができず、また配線等も複雑になりやすかっ
た。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、従来に於ける複数個の機
能ブロックが一つの制御系により制御されるシステムに
於いて、当該複数個の機能ブロックを個々にリセットす
る事が不可能であったか、或いは個々にリセットする事
が出来たとしても複雑な回路を導入する必要性から信号
線等が増加すると言う問題を解決して、簡単な構成によ
り小型化が可能で、しかも配線数の増加と来さないハイ
ブリッド化が可能な機能ブロックの選択的リセット装置
方法及びその装置を提供するものである。
した従来技術の欠点を改良し、従来に於ける複数個の機
能ブロックが一つの制御系により制御されるシステムに
於いて、当該複数個の機能ブロックを個々にリセットす
る事が不可能であったか、或いは個々にリセットする事
が出来たとしても複雑な回路を導入する必要性から信号
線等が増加すると言う問題を解決して、簡単な構成によ
り小型化が可能で、しかも配線数の増加と来さないハイ
ブリッド化が可能な機能ブロックの選択的リセット装置
方法及びその装置を提供するものである。
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には以下に記載されたような技術
構成を採用するものである。即ち、本発明に係る機能ブ
ロックの選択的リセット装置方法及びその装置であっ
て、複数個の機能ブロックが一つの制御系により制御さ
れるシステムに於いて、当該機能ブロックをリセットす
るリセット信号のエッジの数若しくはエッジ間隔を測定
すると共に、該測定結果を予め定められた複数個の設定
値と比較し、当該測定結果が、予め定められた複数個の
設定値の何れかと一致する場合には、当該一致した設定
値に対応する機能ブロックをリセットする事を特徴とす
る機能ブロックの選択的リセット装置方法およびその装
置である。
達成するため、基本的には以下に記載されたような技術
構成を採用するものである。即ち、本発明に係る機能ブ
ロックの選択的リセット装置方法及びその装置であっ
て、複数個の機能ブロックが一つの制御系により制御さ
れるシステムに於いて、当該機能ブロックをリセットす
るリセット信号のエッジの数若しくはエッジ間隔を測定
すると共に、該測定結果を予め定められた複数個の設定
値と比較し、当該測定結果が、予め定められた複数個の
設定値の何れかと一致する場合には、当該一致した設定
値に対応する機能ブロックをリセットする事を特徴とす
る機能ブロックの選択的リセット装置方法およびその装
置である。
【０００６】
【作用】つまり、本発明に係る機能ブロックの選択的リ
セット装置方法およびその装置に於ける基本的な技術思
想は、リセット信号を検出し、当該リセット信号に於け
るエッジの発生回数をカウントして、当該エッジ部の発
生カウント値の値に応じて、当該システムを構成してい
る複数個の機能ブロックの内の何れの機能ブロックを選
択してリセットを掛けるかを決定する様に構成されてい
るものである。
セット装置方法およびその装置に於ける基本的な技術思
想は、リセット信号を検出し、当該リセット信号に於け
るエッジの発生回数をカウントして、当該エッジ部の発
生カウント値の値に応じて、当該システムを構成してい
る複数個の機能ブロックの内の何れの機能ブロックを選
択してリセットを掛けるかを決定する様に構成されてい
るものである。
【０００７】
【実施例】以下に、本発明に係る機能ブロックの選択的
リセット装置方法及びその装置の具体例を図面を参照し
ながら詳細に説明する。即ち、図１は、本発明に係る機
能ブロックの選択的リセット装置方法の基本的な構成を
示す具体例１のブロックダイアグラムであって、図中、
複数個の機能ブロックＫＡ、ＫＢ、・・・ＫＮが一つの
制御系により制御されるシステム１に於いて、当該機能
ブロックＫＡ、ＫＢ、・・・ＫＮ等をリセットするリセ
ット信号ＲＳＥのエッジの数若しくはエッジ間隔を測定
すると共に、該測定結果を予め定められた複数個の設定
値と比較し、当該測定結果が、予め定められた複数個の
設定値の何れかと一致する場合には、当該一致した設定
値に対応する機能ブロックをリセットする選択的リセッ
ト信号発生部２が設けられている機能ブロックの選択的
リセット装置方法及びその装置である。
リセット装置方法及びその装置の具体例を図面を参照し
ながら詳細に説明する。即ち、図１は、本発明に係る機
能ブロックの選択的リセット装置方法の基本的な構成を
示す具体例１のブロックダイアグラムであって、図中、
複数個の機能ブロックＫＡ、ＫＢ、・・・ＫＮが一つの
制御系により制御されるシステム１に於いて、当該機能
ブロックＫＡ、ＫＢ、・・・ＫＮ等をリセットするリセ
ット信号ＲＳＥのエッジの数若しくはエッジ間隔を測定
すると共に、該測定結果を予め定められた複数個の設定
値と比較し、当該測定結果が、予め定められた複数個の
設定値の何れかと一致する場合には、当該一致した設定
値に対応する機能ブロックをリセットする選択的リセッ
ト信号発生部２が設けられている機能ブロックの選択的
リセット装置方法及びその装置である。
【０００８】つまり、本発明に於ける基本的な機能ブロ
ックの選択的リセット装置方法及びその装置としては、
複数個の機能ブロックＫＡ、ＫＢ、・・・ＫＮがハイブ
リッド化或いは１チップ化されている装置或いはＬＳＩ
等１の内部に選択的リセット部２を設けて、外部からの
クロック信号ＣＬＫとリセット信号ＲＳＥとにより、各
機能部を選択して所定の機能ブロックをリセットさせる
為のリセット信号を出力する様に構成されたものであ
る。
ックの選択的リセット装置方法及びその装置としては、
複数個の機能ブロックＫＡ、ＫＢ、・・・ＫＮがハイブ
リッド化或いは１チップ化されている装置或いはＬＳＩ
等１の内部に選択的リセット部２を設けて、外部からの
クロック信号ＣＬＫとリセット信号ＲＳＥとにより、各
機能部を選択して所定の機能ブロックをリセットさせる
為のリセット信号を出力する様に構成されたものであ
る。
【０００９】図２（Ａ）及び図２（Ｂ）は、本発明に係
る機能ブロックの選択的リセット装置方法の動作フロー
チャートと動作タイミングチャートを示すものである。
つまり、リセット信号のエッジ間隔をクロック信号によ
ってカウントして、そのクロック数のカウント値がカウ
ントアウトしない間、エッジ回数をカウントし、クロッ
ク数のカウント値がカウントアウトすると、エッジ回数
のカウント値に対応した装置（又は機能ブロック）をリ
セットし、エッジ回数を初期化するようにする。
る機能ブロックの選択的リセット装置方法の動作フロー
チャートと動作タイミングチャートを示すものである。
つまり、リセット信号のエッジ間隔をクロック信号によ
ってカウントして、そのクロック数のカウント値がカウ
ントアウトしない間、エッジ回数をカウントし、クロッ
ク数のカウント値がカウントアウトすると、エッジ回数
のカウント値に対応した装置（又は機能ブロック）をリ
セットし、エッジ回数を初期化するようにする。
【００１０】即ち、図２（Ａ）に於けるフローチャート
によれば、本発明に係る機能ブロックの選択的リセット
装置方法に於いては、当該機能ブロックの選択的リセッ
ト装置に図２（Ｂ）のに示される様なクロック信号Ｃ
ＬＫと図２（Ｂ）のに示される様なリセット信号ＲＳ
Ｅとが入力されており、当該リセット信号ＲＳＥ信号に
は、図示の様に、リセットしたい所定の機能ブロックに
対応する信号波形が含まれている。
によれば、本発明に係る機能ブロックの選択的リセット
装置方法に於いては、当該機能ブロックの選択的リセッ
ト装置に図２（Ｂ）のに示される様なクロック信号Ｃ
ＬＫと図２（Ｂ）のに示される様なリセット信号ＲＳ
Ｅとが入力されており、当該リセット信号ＲＳＥ信号に
は、図示の様に、リセットしたい所定の機能ブロックに
対応する信号波形が含まれている。
【００１１】そこで、スタート後、クロック信号ＣＫＬ
の立ち下りに同期して、ステップ（１）に於いて、リセ
ット信号を取り込み、ステップ（２）に於いて、時刻ｔ
１で、クロック信号に同期してリセット信号にエッジが
検出されたか否かが判断され、時刻ｔ１では当該リセッ
ト信号の立ち下がエッジＥ１が検出されるので、ＹＳＥ
と判断され、ステップ（７）に進み、該リセット信号の
エッジ回数カウンタのカウント値を１に設定し、同時に
クロック数カウンタ値の値も１に設定される。次いで、
ステップ（８）に進んで、時刻ｔ３に於いて、クロック
数カウント値を初期化した後ステップ（２）に戻り、リ
セット信号にエッジが検出されたか否かが判断され、こ
の場合には、時刻ｔ３に於いて立ち上がりエッジＥ２が
存在するので、ＹＥＳとなり再びステップ（７）に進
み、該リセット信号のエッジ回数カウンタのカウント値
を２に設定し、同時にクロック数カウンタ値の値も、前
記でリセットされた後にカウントされるので、該クロッ
ク数カウンタ手段に於けるカウント数は再び１に設定さ
れる。
の立ち下りに同期して、ステップ（１）に於いて、リセ
ット信号を取り込み、ステップ（２）に於いて、時刻ｔ
１で、クロック信号に同期してリセット信号にエッジが
検出されたか否かが判断され、時刻ｔ１では当該リセッ
ト信号の立ち下がエッジＥ１が検出されるので、ＹＳＥ
と判断され、ステップ（７）に進み、該リセット信号の
エッジ回数カウンタのカウント値を１に設定し、同時に
クロック数カウンタ値の値も１に設定される。次いで、
ステップ（８）に進んで、時刻ｔ３に於いて、クロック
数カウント値を初期化した後ステップ（２）に戻り、リ
セット信号にエッジが検出されたか否かが判断され、こ
の場合には、時刻ｔ３に於いて立ち上がりエッジＥ２が
存在するので、ＹＥＳとなり再びステップ（７）に進
み、該リセット信号のエッジ回数カウンタのカウント値
を２に設定し、同時にクロック数カウンタ値の値も、前
記でリセットされた後にカウントされるので、該クロッ
ク数カウンタ手段に於けるカウント数は再び１に設定さ
れる。
【００１２】上記の工程が、逐次繰り返されて時刻ｔ９
に至ると、当該リセット信号の立ち下がエッジＥ５が検
出されるので、当該エッジ回数カウンタ手段のエッジ回
数カウント値は５となり、当該クロック数カウンタ手段
のカウント値はセット・リセットが繰り返されてきてお
り、従ってそのカウント値は１となっている。次いで、
時刻ｔ１１でクロック信号ＣＫＬが立ち下ったのに対し
て、該リセット信号のエッジが検出されないので、ステ
ップ（３）に進み、クロック信号ＣＬＫのカウント値を
１歩進させる。
に至ると、当該リセット信号の立ち下がエッジＥ５が検
出されるので、当該エッジ回数カウンタ手段のエッジ回
数カウント値は５となり、当該クロック数カウンタ手段
のカウント値はセット・リセットが繰り返されてきてお
り、従ってそのカウント値は１となっている。次いで、
時刻ｔ１１でクロック信号ＣＫＬが立ち下ったのに対し
て、該リセット信号のエッジが検出されないので、ステ
ップ（３）に進み、クロック信号ＣＬＫのカウント値を
１歩進させる。
【００１３】この間、エッジ回数カウンタ手段のカウン
ト値は固定されたままとなる。その後、ステップ（４）
に進み、当該クロック数は予め定められたクロック数以
上となったか否かが判断され、本具体例では、例えば当
該クロック信号の数を３と設定しておくと、今は３でな
く２となっているので、ステップ（４）ではＮＯとなり
ステップ（２）に戻り上記の工程を繰り返す。
ト値は固定されたままとなる。その後、ステップ（４）
に進み、当該クロック数は予め定められたクロック数以
上となったか否かが判断され、本具体例では、例えば当
該クロック信号の数を３と設定しておくと、今は３でな
く２となっているので、ステップ（４）ではＮＯとなり
ステップ（２）に戻り上記の工程を繰り返す。
【００１４】そして、時刻ｔ１２になると、当該クロッ
ク数カウンタ手段のカウント値が３となり、従ってステ
ップ（４）でＹＥＳとなるので、ステップ（５）に進
み、当該リセット信号のエッジ回数カウンタ手段に設定
されたエッジ回数カウント値の５に対応した値を適宜に
デコードして、当該デコード値に対応する機能ブロック
にリセットを掛ける事になる。
ク数カウンタ手段のカウント値が３となり、従ってステ
ップ（４）でＹＥＳとなるので、ステップ（５）に進
み、当該リセット信号のエッジ回数カウンタ手段に設定
されたエッジ回数カウント値の５に対応した値を適宜に
デコードして、当該デコード値に対応する機能ブロック
にリセットを掛ける事になる。
【００１５】その後ステップ（６）に進んで、当該エッ
ジ回数カウンタ手段のカウント値を初期化してエンドと
なる。以上の動作を行う事によって、図２（Ｂ）のに
示すフロー状態が形成される事になる。つまり、本具体
例に於いては、予めクロック数カウンタ手段に於けるク
ロックのカウント値を３と決め手おき、当該クロック数
カウンタ手段のカウンタ値が３となった時点に於ける該
エッジ回数カウンタ手段に於けるカウント値例えば５
が、機能ブロックＫＡをリセットする様に設定しておく
ものである。
ジ回数カウンタ手段のカウント値を初期化してエンドと
なる。以上の動作を行う事によって、図２（Ｂ）のに
示すフロー状態が形成される事になる。つまり、本具体
例に於いては、予めクロック数カウンタ手段に於けるク
ロックのカウント値を３と決め手おき、当該クロック数
カウンタ手段のカウンタ値が３となった時点に於ける該
エッジ回数カウンタ手段に於けるカウント値例えば５
が、機能ブロックＫＡをリセットする様に設定しておく
ものである。
【００１６】つぎに、本発明に係る機能ブロックの選択
的リセット方法の第２の具体例を示すならば、当該第２
の具体例としては、例えば、上記第１の具体例の一般的
な変形態様であって、具体的には、該リセット信号のエ
ッジ間隔をクロック信号により検出し、該エッジ間隔
が、予め定められたクロック数より狭い場合には、当該
クロック信号の入力毎に該リセット信号のエッジを計数
して、既に記憶されている当該リセット信号のエッジ数
を表わすカウント値に加算する様に構成し、該エッジ間
隔が、予め定められたクロック数より広い場合には、当
該リセット信号のエッジ数を表わすカウント値に対応す
る機能ブロックのみをリセットする様にする事を機能ブ
ロックの選択的リセット方法である。
的リセット方法の第２の具体例を示すならば、当該第２
の具体例としては、例えば、上記第１の具体例の一般的
な変形態様であって、具体的には、該リセット信号のエ
ッジ間隔をクロック信号により検出し、該エッジ間隔
が、予め定められたクロック数より狭い場合には、当該
クロック信号の入力毎に該リセット信号のエッジを計数
して、既に記憶されている当該リセット信号のエッジ数
を表わすカウント値に加算する様に構成し、該エッジ間
隔が、予め定められたクロック数より広い場合には、当
該リセット信号のエッジ数を表わすカウント値に対応す
る機能ブロックのみをリセットする様にする事を機能ブ
ロックの選択的リセット方法である。
【００１７】又、本発明に係る機能ブロックの選択的リ
セット方法に於ける第３の具体例を示すならば、該機能
ブロックの選択的リセット方法は、上記した第１と第２
の具体例に於いて、更に、該リセット信号のエッジ間隔
を、当該リセット信号のエッジ信号を所定の時間、遅延
させた遅延信号を用いて検出する様に構成すると共に、
当該遅延信号が入力される時点よりも先に該リセット信
号のエッジが検出された場合には、当該クロック信号の
入力毎に該リセット信号のエッジを計数して、既に記憶
されている当該リセット信号のエッジ数を表わすカウン
ト値に加算する様に構成し、当該遅延信号が入力される
時点では、当該リセット信号のエッジ数を表わすカウン
ト値に対応する機能ブロックのみをリセットする様にす
る機能ブロックの選択的リセット方法である。
セット方法に於ける第３の具体例を示すならば、該機能
ブロックの選択的リセット方法は、上記した第１と第２
の具体例に於いて、更に、該リセット信号のエッジ間隔
を、当該リセット信号のエッジ信号を所定の時間、遅延
させた遅延信号を用いて検出する様に構成すると共に、
当該遅延信号が入力される時点よりも先に該リセット信
号のエッジが検出された場合には、当該クロック信号の
入力毎に該リセット信号のエッジを計数して、既に記憶
されている当該リセット信号のエッジ数を表わすカウン
ト値に加算する様に構成し、当該遅延信号が入力される
時点では、当該リセット信号のエッジ数を表わすカウン
ト値に対応する機能ブロックのみをリセットする様にす
る機能ブロックの選択的リセット方法である。
【００１８】つまり、本発明に於ける第３の具体例とし
ては、リセット信号のエッジ間隔をリセット信号のエッ
ジから生成した遅延信号によって監視して、その遅延信
号にエッジが検出出来ない間、リセットのエッジ回数を
カウントし、リセット信号のエッジを検出すると、当該
エッジ回数のカウント値に対応した機能ブロック或いは
装置をリセットして、エッジ回数を初期化する様にする
ものである。
ては、リセット信号のエッジ間隔をリセット信号のエッ
ジから生成した遅延信号によって監視して、その遅延信
号にエッジが検出出来ない間、リセットのエッジ回数を
カウントし、リセット信号のエッジを検出すると、当該
エッジ回数のカウント値に対応した機能ブロック或いは
装置をリセットして、エッジ回数を初期化する様にする
ものである。
【００１９】係る第３の具体例に於ける動作と波形図を
図３（Ａ）と図３（Ｂ）を参照して説明する。即ち、図
３（Ｂ）のタイミングチャートは、図２（Ｂ）と同じク
ロック信号ＣＬＫとリセット信号ＲＳＥを使用するもの
であって、該クロック信号の立ち下がに同期させて該リ
セット信号のエッジの検出を行うものである。
図３（Ａ）と図３（Ｂ）を参照して説明する。即ち、図
３（Ｂ）のタイミングチャートは、図２（Ｂ）と同じク
ロック信号ＣＬＫとリセット信号ＲＳＥを使用するもの
であって、該クロック信号の立ち下がに同期させて該リ
セット信号のエッジの検出を行うものである。
【００２０】そして、図３（Ａ）のフローチャートによ
れば、スタート後、クロック信号ＣＫＬの立ち下りに同
期して、ステップ（１）に於いて、リセット信号を取り
込み、ステップ（２）に於いて、時刻ｔ１で、クロック
信号に同期してリセット信号にエッジが検出されたか否
かが判断され、時刻ｔ１では当該リセット信号の立ち下
がエッジＥ１が検出されるので、ＹＳＥと判断され、ス
テップ（６）に進み、該リセット信号のエッジ回数カウ
ンタのカウント値を１に設定した後、ステップ（７）に
進んで、リセット信号のエッジの遅延信号を新しく生成
してステップ（２）に戻る。
れば、スタート後、クロック信号ＣＫＬの立ち下りに同
期して、ステップ（１）に於いて、リセット信号を取り
込み、ステップ（２）に於いて、時刻ｔ１で、クロック
信号に同期してリセット信号にエッジが検出されたか否
かが判断され、時刻ｔ１では当該リセット信号の立ち下
がエッジＥ１が検出されるので、ＹＳＥと判断され、ス
テップ（６）に進み、該リセット信号のエッジ回数カウ
ンタのカウント値を１に設定した後、ステップ（７）に
進んで、リセット信号のエッジの遅延信号を新しく生成
してステップ（２）に戻る。
【００２１】時刻ｔ２に於いて、ステップ（２）に於い
て、クロック信号の立ち下りに同期して、リセット信号
にエッジが検出されたか否かが判断され、この場合に
は、時刻ｔ３に於いて立ち上がりエッジＥ２が存在する
ので、ＹＥＳとなり再びステップ（６）に進み、該リセ
ット信号のエッジ回数カウンタのカウント値を２に設定
し、ステップ（７）に進んで、リセット信号のエッジの
遅延信号を新しく生成してステップ（２）に戻る。
て、クロック信号の立ち下りに同期して、リセット信号
にエッジが検出されたか否かが判断され、この場合に
は、時刻ｔ３に於いて立ち上がりエッジＥ２が存在する
ので、ＹＥＳとなり再びステップ（６）に進み、該リセ
ット信号のエッジ回数カウンタのカウント値を２に設定
し、ステップ（７）に進んで、リセット信号のエッジの
遅延信号を新しく生成してステップ（２）に戻る。
【００２２】上記の工程が、繰り返され、時刻ｔ５に於
いて、該エッジ回数カウンタ手段のカウント値が５とな
っている場合に於いて、次の時刻ｔ６に於いては、クロ
ック信号ＣＬＫの立ち下がりに同期した時点で、リセッ
ト信号のエッジが検出されないので、ステップ（２）で
ＮＯと判断され、ステップ（３）に移る。ステップ
（３）では、生成されたリセット信号のエッジの検出
が、当該遅延時間ＤＴより早く検出されたか、遅く検出
されたかを判断するが、時刻ｔ６では、該遅延時間ＤＴ
が経過していないので、ＮＯとなりステップ（２）に戻
って、上記の工程が繰り返される。
いて、該エッジ回数カウンタ手段のカウント値が５とな
っている場合に於いて、次の時刻ｔ６に於いては、クロ
ック信号ＣＬＫの立ち下がりに同期した時点で、リセッ
ト信号のエッジが検出されないので、ステップ（２）で
ＮＯと判断され、ステップ（３）に移る。ステップ
（３）では、生成されたリセット信号のエッジの検出
が、当該遅延時間ＤＴより早く検出されたか、遅く検出
されたかを判断するが、時刻ｔ６では、該遅延時間ＤＴ
が経過していないので、ＮＯとなりステップ（２）に戻
って、上記の工程が繰り返される。
【００２３】その後ステップ（５）に進んで、当該エッ
ジ回数カウンタ手段のカウント値を初期化してエンドと
なる。係る動作を実行した結果、図３（Ｂ）のに示す
様なフロー状態がえられる事になる。つまり、本具体例
に於いては、予め所定のリセット信号のエッジが検出さ
れてから、所定の遅延時間を経過しても新たなリセット
信号のエッジが検出されなかった場合には、当該遅延時
間を経過した時点に於ける該エッジ回数カウンタ手段に
於けるカウント値、例えば５が、機能ブロックＫＢをリ
セットする様に設定しておくものである。
ジ回数カウンタ手段のカウント値を初期化してエンドと
なる。係る動作を実行した結果、図３（Ｂ）のに示す
様なフロー状態がえられる事になる。つまり、本具体例
に於いては、予め所定のリセット信号のエッジが検出さ
れてから、所定の遅延時間を経過しても新たなリセット
信号のエッジが検出されなかった場合には、当該遅延時
間を経過した時点に於ける該エッジ回数カウンタ手段に
於けるカウント値、例えば５が、機能ブロックＫＢをリ
セットする様に設定しておくものである。
【００２４】次に、本発明に係る機能ブロックの選択的
リセット方法の第４の具体例に付いて説明すると、当該
機能ブロックの選択的リセット方法に於いては、該リセ
ット信号のエッジ間隔を、当該リセット信号のエッジ信
号を所定の時間、遅延させた遅延信号を用いて検出する
様に構成すると共に、当該遅延信号が入力される時点よ
りも先に該リセット信号のエッジが検出された場合に
は、当該クロック信号の入力毎に該リセット信号のエッ
ジを計数して、既に記憶されている当該リセット信号の
エッジ数を表わすカウント値に加算する様に構成し、当
該遅延信号が入力される時点では、当該リセット信号の
エッジ数を表わすカウント値に対応する機能ブロックの
みをリセットする様にした機能ブロックの選択的リセッ
ト方法である。
リセット方法の第４の具体例に付いて説明すると、当該
機能ブロックの選択的リセット方法に於いては、該リセ
ット信号のエッジ間隔を、当該リセット信号のエッジ信
号を所定の時間、遅延させた遅延信号を用いて検出する
様に構成すると共に、当該遅延信号が入力される時点よ
りも先に該リセット信号のエッジが検出された場合に
は、当該クロック信号の入力毎に該リセット信号のエッ
ジを計数して、既に記憶されている当該リセット信号の
エッジ数を表わすカウント値に加算する様に構成し、当
該遅延信号が入力される時点では、当該リセット信号の
エッジ数を表わすカウント値に対応する機能ブロックの
みをリセットする様にした機能ブロックの選択的リセッ
ト方法である。
【００２５】更に、本発明に於ける第５の具体例として
は、該リセット信号のエッジ数を表わすカウント値に対
応する機能ブロックのみをリセットした後、該リセット
信号のエッジ数カウンタをリセットする事を特徴とする
機能ブロックの選択的リセット方法であり、又、本発明
にかかる該機能ブロックの選択的リセット方法の第６の
具体例としては、該リセット信号のパルス幅を、リセッ
トしたいそれぞれの機能ブロックに対応させた長さに予
め設定しておき、当該リセット信号のパルス幅を、当該
パルス幅内に於いて計数される当該クロック信号の数で
検出し、当該検出された該クロック信号の数に対応する
機能ブロックのみをリセットする様にした機能ブロック
の選択的リセット方法である。
は、該リセット信号のエッジ数を表わすカウント値に対
応する機能ブロックのみをリセットした後、該リセット
信号のエッジ数カウンタをリセットする事を特徴とする
機能ブロックの選択的リセット方法であり、又、本発明
にかかる該機能ブロックの選択的リセット方法の第６の
具体例としては、該リセット信号のパルス幅を、リセッ
トしたいそれぞれの機能ブロックに対応させた長さに予
め設定しておき、当該リセット信号のパルス幅を、当該
パルス幅内に於いて計数される当該クロック信号の数で
検出し、当該検出された該クロック信号の数に対応する
機能ブロックのみをリセットする様にした機能ブロック
の選択的リセット方法である。
【００２６】係る本発明に於ける第５の具体例を更に詳
細に説明するならば、図４（Ａ）及び図４（Ｂ）に示す
様に、リセット信号のアクティブパスル幅をクロック信
号ＣＬＫによってカウントして、そのクロック数のカウ
ント値に対応して機能ブロックをリセットし、当該クロ
ック数カウンタ手段のカウンタ値を初期化するものであ
る。
細に説明するならば、図４（Ａ）及び図４（Ｂ）に示す
様に、リセット信号のアクティブパスル幅をクロック信
号ＣＬＫによってカウントして、そのクロック数のカウ
ント値に対応して機能ブロックをリセットし、当該クロ
ック数カウンタ手段のカウンタ値を初期化するものであ
る。
【００２７】具体的には、図４（Ｂ）のタイミングチャ
ートは、図２（Ｂ）と同じクロック信号ＣＬＫとリセッ
ト信号ＲＳＥを使用するものであって、該クロック信号
の立ち下がに同期させて該リセット信号のエッジの検出
を行うものである。更に、リセット信号のアクティブパ
スル幅ＬＡＣＴは、予め任意の幅に設定されたものであ
る。
ートは、図２（Ｂ）と同じクロック信号ＣＬＫとリセッ
ト信号ＲＳＥを使用するものであって、該クロック信号
の立ち下がに同期させて該リセット信号のエッジの検出
を行うものである。更に、リセット信号のアクティブパ
スル幅ＬＡＣＴは、予め任意の幅に設定されたものであ
る。
【００２８】そして、図４（Ａ）のフローチャートによ
れば、スタート後、図４（Ｂ）のに示すクロック信号
ＣＫＬの立ち下りに同期して、ステップ（１）に於い
て、リセット信号を取り込み、ステップ（２）に於い
て、時刻ｔ１で、クロック信号の立ち下がりに同期して
リセット信号が立ち下がると同時に当該クロック数カウ
ンタ手段が、１をカウントし、同時にリセット信号のア
クティブパスル幅ＬＡＣＴがスタートする。
れば、スタート後、図４（Ｂ）のに示すクロック信号
ＣＫＬの立ち下りに同期して、ステップ（１）に於い
て、リセット信号を取り込み、ステップ（２）に於い
て、時刻ｔ１で、クロック信号の立ち下がりに同期して
リセット信号が立ち下がると同時に当該クロック数カウ
ンタ手段が、１をカウントし、同時にリセット信号のア
クティブパスル幅ＬＡＣＴがスタートする。
【００２９】そこで、ステップ（２）に進んで、図４
（Ｂ）のに示す当該リセット信号ＲＳＥがアクティブ
であるか否かが判断され、係る時刻ｔ１では、ＹＥＳと
なるのでステップ（５）に進み、当該リセット信号のア
クティブパルス幅を当該クロック数のカウントが行わ
れ、ステップ（２）に戻る。本具体例に於いては、当該
リセット信号ＲＳＥのアクティブは、“Ｌ”レベルであ
るものとする。
（Ｂ）のに示す当該リセット信号ＲＳＥがアクティブ
であるか否かが判断され、係る時刻ｔ１では、ＹＥＳと
なるのでステップ（５）に進み、当該リセット信号のア
クティブパルス幅を当該クロック数のカウントが行わ
れ、ステップ（２）に戻る。本具体例に於いては、当該
リセット信号ＲＳＥのアクティブは、“Ｌ”レベルであ
るものとする。
【００３０】その結果、図４（Ｂ）のに示す様に、上
記の各工程が繰り返され、時刻ｔ２に於いては、クロッ
ク数カウンタ手段のカウント値が２となり、又、時刻ｔ
３に於いては、該クロック数カウンタ手段のカウント値
が３となる様に順次歩進され、時刻ｔ７に於いて、当該
リセット信号ＲＳＥは、“Ｈ”レベルとなりアクティブ
で無くなるので、当該ステップ（２）では、ＮＯと判断
され、ステップ（３）に進み、当該リセット信号のアク
ティブ幅ＬＡＣＴ内に含まれるクロック数を当該クロッ
ク数カウンタ手段のカウント値から読出し、即ち本具体
例では、クロック数カウンタ手段のカウント値は６、当
該カウント値６に対応する機能ブロック、例えば、機能
ブロックＫＤをリセットする為のデコード値を出力し、
その後ステップ（４）に進んで、当該エッジ回数カウン
タ手段のカウント値を初期化してエンドとなる。
記の各工程が繰り返され、時刻ｔ２に於いては、クロッ
ク数カウンタ手段のカウント値が２となり、又、時刻ｔ
３に於いては、該クロック数カウンタ手段のカウント値
が３となる様に順次歩進され、時刻ｔ７に於いて、当該
リセット信号ＲＳＥは、“Ｈ”レベルとなりアクティブ
で無くなるので、当該ステップ（２）では、ＮＯと判断
され、ステップ（３）に進み、当該リセット信号のアク
ティブ幅ＬＡＣＴ内に含まれるクロック数を当該クロッ
ク数カウンタ手段のカウント値から読出し、即ち本具体
例では、クロック数カウンタ手段のカウント値は６、当
該カウント値６に対応する機能ブロック、例えば、機能
ブロックＫＤをリセットする為のデコード値を出力し、
その後ステップ（４）に進んで、当該エッジ回数カウン
タ手段のカウント値を初期化してエンドとなる。
【００３１】係る動作を実行した結果、図４（Ｂ）の
に示す様なフロー状態が得られる事になる。更に、本発
明に係る機能ブロックの選択的リセット方法の第６の具
体例としては、上記した各具体例に於いて更に、当該リ
セット信号のエッジ数カウンタのカウント値、若しくは
当該リセット信号のパルス幅内で計数されるクロック信
号数が、予め定められた値に一致した都度、当該カウン
ト値に対応する機能ブロックのみを順次にリセットして
行く様にする機能ブロックの選択的リセット方法であ
る。
に示す様なフロー状態が得られる事になる。更に、本発
明に係る機能ブロックの選択的リセット方法の第６の具
体例としては、上記した各具体例に於いて更に、当該リ
セット信号のエッジ数カウンタのカウント値、若しくは
当該リセット信号のパルス幅内で計数されるクロック信
号数が、予め定められた値に一致した都度、当該カウン
ト値に対応する機能ブロックのみを順次にリセットして
行く様にする機能ブロックの選択的リセット方法であ
る。
【００３２】より具体的には、上記各具体例に於いて、
リセット後にクロック数カウンタ手段、パルス幅クロッ
ク数カウント手段、或いはエッジ回数カウンタ手段に於
けるカウント値を初期化するのではなく、リセット後も
そのカウント値を別にラッチできる様にしておき、所定
の操作を繰り返した後、再びリセットした時点に於い
て、継続させてきた現在の当該エッジ回数カウンタ手段
とパルス幅クロック数カウント手段、或いはクロック数
カウンタ手段の各カウント値と、該ラッチした前回の所
定のカウント値との差分値を求め、当該差分値に対応す
る装置或いは機能ブロックを選択してリセットをかける
様にしたものである。
リセット後にクロック数カウンタ手段、パルス幅クロッ
ク数カウント手段、或いはエッジ回数カウンタ手段に於
けるカウント値を初期化するのではなく、リセット後も
そのカウント値を別にラッチできる様にしておき、所定
の操作を繰り返した後、再びリセットした時点に於い
て、継続させてきた現在の当該エッジ回数カウンタ手段
とパルス幅クロック数カウント手段、或いはクロック数
カウンタ手段の各カウント値と、該ラッチした前回の所
定のカウント値との差分値を求め、当該差分値に対応す
る装置或いは機能ブロックを選択してリセットをかける
様にしたものである。
【００３３】本発明に於ける該第６の具体例を実行する
フローチャートは、前記した各具体例に於けるフローチ
ャートの内、図２（Ａ）、図３（Ａ）及び図４（Ａ）に
各フローチャートに於ける、及びの部分に図５
（Ａ）に示すステップ（４’）及びステップ（５’）を
挿入したものとなり、その操作波形の一例を、図５
（Ｂ）に示す。
フローチャートは、前記した各具体例に於けるフローチ
ャートの内、図２（Ａ）、図３（Ａ）及び図４（Ａ）に
各フローチャートに於ける、及びの部分に図５
（Ａ）に示すステップ（４’）及びステップ（５’）を
挿入したものとなり、その操作波形の一例を、図５
（Ｂ）に示す。
【００３４】図５（Ｂ）の波形図は、図２（Ｂ）に示す
具体例に本具体例を適用したものであって、従ってか
らの波形は、図２（Ｂ）のからと同一であるが、
に示すラッチしたカウント値とのカウント値の差分
値を示すデータが異なっているものである。つまり、本
具体例に於いては、時刻ｔ１２で、予め定められた該ク
ロック数カウンタ手段のカウント値である３をカウント
したので、当該クロック数カウンタ手段のカウント値を
初期化するが、エッジ回数カウンタ手段のカウント値に
設定されている、カウント値５は、初期化せずそのまま
維持させておき、に示す様に当該カウント値５は、適
宜のラッチ回路手段にラッチさせておく。
具体例に本具体例を適用したものであって、従ってか
らの波形は、図２（Ｂ）のからと同一であるが、
に示すラッチしたカウント値とのカウント値の差分
値を示すデータが異なっているものである。つまり、本
具体例に於いては、時刻ｔ１２で、予め定められた該ク
ロック数カウンタ手段のカウント値である３をカウント
したので、当該クロック数カウンタ手段のカウント値を
初期化するが、エッジ回数カウンタ手段のカウント値に
設定されている、カウント値５は、初期化せずそのまま
維持させておき、に示す様に当該カウント値５は、適
宜のラッチ回路手段にラッチさせておく。
【００３５】その後、時刻ｔ２０のクロック信号の立ち
下がりに於いて、該リセット信号のエッジＥ２０が検出
されたので、クロック数カウンタ手段のカウンタ値は１
となると共に、該エッジ回数カウンタ手段のカウント値
は１歩進されて６となる。以下、同様にして、時刻ｔ２
３迄に更に２個リセット信号のエッジが連続的に検出さ
れたことから、時刻ｔ２３に於いて、当該クロック数カ
ウンタ手段のカウント値は１、該エッジ回数カウンタ手
段のカウント値は８となり、一方に示す様なカウント
値の差分値は、時刻ｔ２０から時刻ｔ２３迄１、２、３
と順次に増加し、時刻ｔ２３以後、時刻ｔ２５迄当該リ
セット信号が発生せず、時刻ｔ２５の時点で、当該クロ
ック数カウンタ手段のカウント値が予め定められたカウ
ント値である３に到達したので、その時点に於ける該ク
ロック数カウンタ手段のカウント値である８と前回ラッ
チしたカウント値５との差分値が該に示されている様
に３と表示されているので、当該差分値の３に相当する
機能ブロックが選択されリセットされる事になる。
下がりに於いて、該リセット信号のエッジＥ２０が検出
されたので、クロック数カウンタ手段のカウンタ値は１
となると共に、該エッジ回数カウンタ手段のカウント値
は１歩進されて６となる。以下、同様にして、時刻ｔ２
３迄に更に２個リセット信号のエッジが連続的に検出さ
れたことから、時刻ｔ２３に於いて、当該クロック数カ
ウンタ手段のカウント値は１、該エッジ回数カウンタ手
段のカウント値は８となり、一方に示す様なカウント
値の差分値は、時刻ｔ２０から時刻ｔ２３迄１、２、３
と順次に増加し、時刻ｔ２３以後、時刻ｔ２５迄当該リ
セット信号が発生せず、時刻ｔ２５の時点で、当該クロ
ック数カウンタ手段のカウント値が予め定められたカウ
ント値である３に到達したので、その時点に於ける該ク
ロック数カウンタ手段のカウント値である８と前回ラッ
チしたカウント値５との差分値が該に示されている様
に３と表示されているので、当該差分値の３に相当する
機能ブロックが選択されリセットされる事になる。
【００３６】一方、時刻ｔ２５に於いて、当該ラッチ回
路手段は、その時点に於けるエッジ回数カウンタ手段の
カウント値８をラッチすることと共に、該差分値回路に
記憶された値は初期化される。その結果、本具体例によ
るフロー状態は図５（Ｂ）のに示す様になる。次に、
本具体例に於ける別の態様を図５（Ｃ）を参照しながら
説明すると、本態様は、図４（Ａ）及び図４（Ｂ）に示
す第５の具体例に本具体例を適用した例であって、従っ
てからの波形及びカウント値表示は、図２（Ｂ）の
からと同一であるが、に示すラッチしたカウント
値とのカウント値の差分値を示すデータが異なってい
るものである。
路手段は、その時点に於けるエッジ回数カウンタ手段の
カウント値８をラッチすることと共に、該差分値回路に
記憶された値は初期化される。その結果、本具体例によ
るフロー状態は図５（Ｂ）のに示す様になる。次に、
本具体例に於ける別の態様を図５（Ｃ）を参照しながら
説明すると、本態様は、図４（Ａ）及び図４（Ｂ）に示
す第５の具体例に本具体例を適用した例であって、従っ
てからの波形及びカウント値表示は、図２（Ｂ）の
からと同一であるが、に示すラッチしたカウント
値とのカウント値の差分値を示すデータが異なってい
るものである。
【００３７】つまり、本具体例に於いては、図５（Ｂ）
に示すと同様に、“Ｌ”レベルアクティブであるリセッ
ト信号に基づいて、クロック数カウンタ手段のカウント
値を初期化せずそのまま維持させておき、に示す様に
当該カウント値５は、適宜のラッチ回路手段にラッチさ
せておく。一方、次回に於ける該クロック数カウンタ手
段のカウント値と前回ラッチしたカウント値との差分値
が、前記の具体例と同様にに示されている。
に示すと同様に、“Ｌ”レベルアクティブであるリセッ
ト信号に基づいて、クロック数カウンタ手段のカウント
値を初期化せずそのまま維持させておき、に示す様に
当該カウント値５は、適宜のラッチ回路手段にラッチさ
せておく。一方、次回に於ける該クロック数カウンタ手
段のカウント値と前回ラッチしたカウント値との差分値
が、前記の具体例と同様にに示されている。
【００３８】その結果、本具体例によるフロー状態は図
５（Ｃ）のに示された様になる。次に、本発明に於け
る機能ブロックの選択的リセット方法の第７の具体例に
付いて説明する。即ち、第７の具体例に於ける機能ブロ
ックの選択的リセット方法としては、上記した各具体例
に於いて、当該リセット信号のエッジ回数又はパルス幅
のクロック数をカウント中でも、予め定められたカウン
ト値に到達した場合には、その都度、当該カウント値に
対応した装置或いは機能ブロックを順次にリセットする
様にしたものである。
５（Ｃ）のに示された様になる。次に、本発明に於け
る機能ブロックの選択的リセット方法の第７の具体例に
付いて説明する。即ち、第７の具体例に於ける機能ブロ
ックの選択的リセット方法としては、上記した各具体例
に於いて、当該リセット信号のエッジ回数又はパルス幅
のクロック数をカウント中でも、予め定められたカウン
ト値に到達した場合には、その都度、当該カウント値に
対応した装置或いは機能ブロックを順次にリセットする
様にしたものである。
【００３９】つまり、当該クロック信号数、リセット信
号のエッジ数、或いはパルス幅のクロック数等の何れか
が、予め定められた所定のカウント値と一致した場合に
は、その都度、例えばカウント値の小さい順、或いはラ
ンダムに、リセット信号を発生させ、対応する機能ブロ
ックをリセットさせる様にしたものである。係る本発明
に於ける第７の具体例を実行する場合には、基本的に
は、上記した各具体例に更に工程を追加する形を採用す
るものであって、具体的には、前記した図２（Ａ），図
３（Ａ）及び図４（Ａ）のそれぞれのフローチャートに
於けるに示す工程として、図６（Ａ）に示す様な工程
４”が新たに追加されているものである。 つまり、図
１〜３に於けるフローチャートの、、から上記工
程４”に移行し、再び図１〜３に於けるフローチャート
の、、から元のフローチャートに戻る事になる。
号のエッジ数、或いはパルス幅のクロック数等の何れか
が、予め定められた所定のカウント値と一致した場合に
は、その都度、例えばカウント値の小さい順、或いはラ
ンダムに、リセット信号を発生させ、対応する機能ブロ
ックをリセットさせる様にしたものである。係る本発明
に於ける第７の具体例を実行する場合には、基本的に
は、上記した各具体例に更に工程を追加する形を採用す
るものであって、具体的には、前記した図２（Ａ），図
３（Ａ）及び図４（Ａ）のそれぞれのフローチャートに
於けるに示す工程として、図６（Ａ）に示す様な工程
４”が新たに追加されているものである。 つまり、図
１〜３に於けるフローチャートの、、から上記工
程４”に移行し、再び図１〜３に於けるフローチャート
の、、から元のフローチャートに戻る事になる。
【００４０】この場合に於いて、図１〜３に於けるフロ
ーチャートの、、以降にあるリセット処理工程は
不要となる。本具体例の動作の一例を図６（Ｂ）に示し
てあるが、基本的には、図５（Ｂ）の動作と同一であっ
て、リセットの判断操作のみが異なっている。つまり、
本具体例に於いては、予め、所定の操作テーブル、制御
テーブル等に於いて、該エッジ回数カウンタ手段のカウ
ント値とラッチ回路手段の値との差分値が３である場合
には、例えば機能ブロックＫＢをリセットする様にし、
又当該差分値が５である場合には、例えば機能ブロック
ＫＡをリセットする様に作り込んでおき、該差分値の３
と５が出力された時点に於いては、その時点で、所定の
機能ブロックにリセットを掛ける様に構成されたもので
ある。
ーチャートの、、以降にあるリセット処理工程は
不要となる。本具体例の動作の一例を図６（Ｂ）に示し
てあるが、基本的には、図５（Ｂ）の動作と同一であっ
て、リセットの判断操作のみが異なっている。つまり、
本具体例に於いては、予め、所定の操作テーブル、制御
テーブル等に於いて、該エッジ回数カウンタ手段のカウ
ント値とラッチ回路手段の値との差分値が３である場合
には、例えば機能ブロックＫＢをリセットする様にし、
又当該差分値が５である場合には、例えば機能ブロック
ＫＡをリセットする様に作り込んでおき、該差分値の３
と５が出力された時点に於いては、その時点で、所定の
機能ブロックにリセットを掛ける様に構成されたもので
ある。
【００４１】係る動作の具体例が、図６（Ｂ）ののフ
ロー状態に示されている。以下に、上記した本発明に係
る機能ブロックの選択的リセット方法のそれぞれを実施
する為の回路構成の具体例を図面を参照しながら説明す
る。即ち、図７（Ａ）は、本発明に係る第８の具体例に
於ける機能ブロックの選択的リセット装置の基本的な回
路構成を示すブロックダイアグラムであって、図中、複
数個の機能ブロックが一つの制御系により制御されるシ
ステム１に於いて、クロック信号入力手段３、リセット
信号入力手段４、該リセット信号ＲＳＥから当該リセッ
ト信号ＲＳＥに於けるエッジを検出するエッジ検出手段
７、該エッジ検出手段７からの出力信号を入力して該リ
セット信号ＲＳＥのエッジ回数を計数するエッジ回数カ
ウンタ手段８、該エッジ検出手段７からの信号を入力す
る毎にカウント値を初期化してから、当該入力されるク
ロック信号の数を計数すると共に、予め定められた所定
の数のクロック信号が入力された場合に、カウントアウ
ト信号を出力するクロック数カウンタ手段９、該クロッ
ク数カウンタ手段９からの該カウントアウト信号が入力
され、リセット信号を発生するリセット信号発生手段１
１、該エッジ回数カウンタ手段８と該クロック数カウン
タ手段９との出力が入力され、該エッジ回数カウンタ手
段８と該クロック数カウンタ手段９に於ける各カウント
値を初期化する初期化信号と、所定の機能ブロックを停
止させる為のリセットデータとを出力するデコーダ手段
１２、及び、該デコーダ手段１２からのリセットデータ
と、該リセット信号発生手段１１からのリセット信号と
が入力され、リセットすべき所定の機能ブロックを選択
するセレクト信号を出力するセレクタ手段１３とから構
成されている機能ブロックの選択的リセット装置２が示
されている。つまりブロック図の通り、リセット信号か
らエッジを検出してクロック数カウンタ部とエッジ回数
カウンタ部へ信号を出力するエッジ検出部と、エッジ回
数をカウントするエッジ回数カウンタ部と、エッジ検出
部から信号を受ける度にカウント値を初期化してからク
ロック数のカウントを開始し、カウントアウト発生でリ
セット信号発生部とデコーダ部にカウントアウトを通知
するクロック数カウンタ部と、クロック数のカウントア
ウトの通知を受けてエッジ回数カウンタ部からのカウン
ト値で対応した機能ブロックをセレクトするためのセレ
クト信号の発生及び、エッジ回数カウンタ部のカウント
値の初期化と、クロック数カウンタ部のカウント値の初
期化、カウンタの停止指持を行うデコーダ部と、クロッ
ク数のカウントアウト通知でリセット信号を生成するリ
セット信号発生部と、デコーダ部からのセレクト信号で
機能ブロックをセレクトしリセット信号発生部からのリ
セット信号をその機能ブロックに出力するセレクタ部を
備え、リセット信号にエッジを検出すると、エッジ回数
をカウントして対応した機能ブロックをリセットするよ
うにしている。このブロック図の内、クロック数カウン
タ部が、クロック信号により常時カウントするようにし
て、デコーダ部からの信号はカウント値の初期化のみ
（カウントの停止は行わない）にしたものである。
ロー状態に示されている。以下に、上記した本発明に係
る機能ブロックの選択的リセット方法のそれぞれを実施
する為の回路構成の具体例を図面を参照しながら説明す
る。即ち、図７（Ａ）は、本発明に係る第８の具体例に
於ける機能ブロックの選択的リセット装置の基本的な回
路構成を示すブロックダイアグラムであって、図中、複
数個の機能ブロックが一つの制御系により制御されるシ
ステム１に於いて、クロック信号入力手段３、リセット
信号入力手段４、該リセット信号ＲＳＥから当該リセッ
ト信号ＲＳＥに於けるエッジを検出するエッジ検出手段
７、該エッジ検出手段７からの出力信号を入力して該リ
セット信号ＲＳＥのエッジ回数を計数するエッジ回数カ
ウンタ手段８、該エッジ検出手段７からの信号を入力す
る毎にカウント値を初期化してから、当該入力されるク
ロック信号の数を計数すると共に、予め定められた所定
の数のクロック信号が入力された場合に、カウントアウ
ト信号を出力するクロック数カウンタ手段９、該クロッ
ク数カウンタ手段９からの該カウントアウト信号が入力
され、リセット信号を発生するリセット信号発生手段１
１、該エッジ回数カウンタ手段８と該クロック数カウン
タ手段９との出力が入力され、該エッジ回数カウンタ手
段８と該クロック数カウンタ手段９に於ける各カウント
値を初期化する初期化信号と、所定の機能ブロックを停
止させる為のリセットデータとを出力するデコーダ手段
１２、及び、該デコーダ手段１２からのリセットデータ
と、該リセット信号発生手段１１からのリセット信号と
が入力され、リセットすべき所定の機能ブロックを選択
するセレクト信号を出力するセレクタ手段１３とから構
成されている機能ブロックの選択的リセット装置２が示
されている。つまりブロック図の通り、リセット信号か
らエッジを検出してクロック数カウンタ部とエッジ回数
カウンタ部へ信号を出力するエッジ検出部と、エッジ回
数をカウントするエッジ回数カウンタ部と、エッジ検出
部から信号を受ける度にカウント値を初期化してからク
ロック数のカウントを開始し、カウントアウト発生でリ
セット信号発生部とデコーダ部にカウントアウトを通知
するクロック数カウンタ部と、クロック数のカウントア
ウトの通知を受けてエッジ回数カウンタ部からのカウン
ト値で対応した機能ブロックをセレクトするためのセレ
クト信号の発生及び、エッジ回数カウンタ部のカウント
値の初期化と、クロック数カウンタ部のカウント値の初
期化、カウンタの停止指持を行うデコーダ部と、クロッ
ク数のカウントアウト通知でリセット信号を生成するリ
セット信号発生部と、デコーダ部からのセレクト信号で
機能ブロックをセレクトしリセット信号発生部からのリ
セット信号をその機能ブロックに出力するセレクタ部を
備え、リセット信号にエッジを検出すると、エッジ回数
をカウントして対応した機能ブロックをリセットするよ
うにしている。このブロック図の内、クロック数カウン
タ部が、クロック信号により常時カウントするようにし
て、デコーダ部からの信号はカウント値の初期化のみ
（カウントの停止は行わない）にしたものである。
【００４２】又、図７（Ｂ）のブロックダイアグラムに
おいて７Ａ１はエッジ回数カウント信号でエッジ検出時
の、エッジ回数カウンタ部に対するカウント信号であ
る。７Ａ２はクロック数カウントクリアとカウントスタ
ート信号でエッジ検出時の、クロック数カウンタ部に対
するカウントクリアとカウントスタート信号である。
おいて７Ａ１はエッジ回数カウント信号でエッジ検出時
の、エッジ回数カウンタ部に対するカウント信号であ
る。７Ａ２はクロック数カウントクリアとカウントスタ
ート信号でエッジ検出時の、クロック数カウンタ部に対
するカウントクリアとカウントスタート信号である。
【００４３】７Ａ３はクロック数カウントアウト信号で
クロック数カウンタ部からのカウントアウト信号であ
る。７Ａ４はクロック数カウントクリアとカウントスト
ップ信号でデコーダ部でのデコード時の、クロック数カ
ウンタ部に対するカウントクリアとカウントストップ信
号である。
クロック数カウンタ部からのカウントアウト信号であ
る。７Ａ４はクロック数カウントクリアとカウントスト
ップ信号でデコーダ部でのデコード時の、クロック数カ
ウンタ部に対するカウントクリアとカウントストップ信
号である。
【００４４】７Ａ５はエッジ回数カウント値クリア信号
でデコーダ部でのデコード時の、エッジ回数カウンタ部
に対するカウント値クリア信号である。７Ａ６はエッジ
回数カウント値信号でエッジ回数カウンタ部からのカウ
ント値である。７Ａ７はリセット信号でクロック数カウ
ントアウト時の、リセット信号発生部により生成された
リセット信号である。
でデコーダ部でのデコード時の、エッジ回数カウンタ部
に対するカウント値クリア信号である。７Ａ６はエッジ
回数カウント値信号でエッジ回数カウンタ部からのカウ
ント値である。７Ａ７はリセット信号でクロック数カウ
ントアウト時の、リセット信号発生部により生成された
リセット信号である。
【００４５】７Ａ８はセレクト信号でデコーダ部により
デコードされ、各機能ブロックをセレクトするためのセ
レクト信号である。上記した本発明に係る機能ブロック
の選択的リセット装置の具体例による各回路に於ける動
作は、図７（Ｂ）に示された動作波形のタイミングチャ
ートから理解される通りであり、該クロック数カウンタ
手段９から、最後のリセット信号に於けるエッジが検出
されてから所定の数のクロック数が入力された場合に出
力されるカウントアウト信号７Ａ３により、該リセット
信号発生手段１１よりリセット信号７Ａ７が出力される
と同時に該デコーダ手段１２から、例えば機能ブロック
ＫＡをリセットするセレクト信号７Ａ８とが出力され当
該セレクタ手段１３に入力され、該セレクタ手段１３に
於いて機能ブロックＫＡのリセットとカウンタ値の初期
化が実行される。
デコードされ、各機能ブロックをセレクトするためのセ
レクト信号である。上記した本発明に係る機能ブロック
の選択的リセット装置の具体例による各回路に於ける動
作は、図７（Ｂ）に示された動作波形のタイミングチャ
ートから理解される通りであり、該クロック数カウンタ
手段９から、最後のリセット信号に於けるエッジが検出
されてから所定の数のクロック数が入力された場合に出
力されるカウントアウト信号７Ａ３により、該リセット
信号発生手段１１よりリセット信号７Ａ７が出力される
と同時に該デコーダ手段１２から、例えば機能ブロック
ＫＡをリセットするセレクト信号７Ａ８とが出力され当
該セレクタ手段１３に入力され、該セレクタ手段１３に
於いて機能ブロックＫＡのリセットとカウンタ値の初期
化が実行される。
【００４６】尚、本発明に於ける上記具体例に於いて、
該クロック数カウンタ手段９は、当該入力されるリセッ
ト信号に於けるエッジ間に於けるクロック信号の数を計
数する計数手段を更に有している事が望ましい。又、本
発明に於ける上記具体例に於いて、該デコーダ手段１２
は、該クロック数カウンタ手段９と該エッジ回数カウン
タ手段８の何れかに於けるカウンタ値を初期化する機能
を有する事が望ましい。
該クロック数カウンタ手段９は、当該入力されるリセッ
ト信号に於けるエッジ間に於けるクロック信号の数を計
数する計数手段を更に有している事が望ましい。又、本
発明に於ける上記具体例に於いて、該デコーダ手段１２
は、該クロック数カウンタ手段９と該エッジ回数カウン
タ手段８の何れかに於けるカウンタ値を初期化する機能
を有する事が望ましい。
【００４７】次に、図８（Ａ）及び図８（Ｂ）には、本
発明に於ける機能ブロックの選択的リセット装置の第９
の具体例の構成が示されており、図中、図８（Ａ）に示
す具体例に加えて、外部入力信号、例えばリード・ライ
ト信号データ等により、当該クロック信号数のカウント
値を任意に設定しうるレジスタ手段１４と該レジスタ手
段１４に設定されたカウント値と該クロック数カウンタ
手段９によりカウントされた当該クロック信号のカウン
ト値とを比較して、両者が一致した場合に該リセット信
号発生手段１１と該デコーダ手段１２とに制御信号８Ａ
３を出力するクロック数カウント値比較手段１５が更に
設けられている機能ブロックの選択的リセット装置が示
されている。
発明に於ける機能ブロックの選択的リセット装置の第９
の具体例の構成が示されており、図中、図８（Ａ）に示
す具体例に加えて、外部入力信号、例えばリード・ライ
ト信号データ等により、当該クロック信号数のカウント
値を任意に設定しうるレジスタ手段１４と該レジスタ手
段１４に設定されたカウント値と該クロック数カウンタ
手段９によりカウントされた当該クロック信号のカウン
ト値とを比較して、両者が一致した場合に該リセット信
号発生手段１１と該デコーダ手段１２とに制御信号８Ａ
３を出力するクロック数カウント値比較手段１５が更に
設けられている機能ブロックの選択的リセット装置が示
されている。
【００４８】つまり、本具体例に於いては、図８（Ｂ）
のタイミングチャートに示す様に、クロック数のカウン
ト値を任意に設定出来るレジスタ手段１４と該レジスタ
手段１４に設定した値と該クロック数カウンタ手段９に
よってカウントしたカウント値とを該クロック数カウン
ト値比較手段１５で比較する様にして、その両者が一致
した場合には、当該リセット信号発生手段１１とデコー
ダ手段１２に所定の信号を出力する様にしたものであ
る。
のタイミングチャートに示す様に、クロック数のカウン
ト値を任意に設定出来るレジスタ手段１４と該レジスタ
手段１４に設定した値と該クロック数カウンタ手段９に
よってカウントしたカウント値とを該クロック数カウン
ト値比較手段１５で比較する様にして、その両者が一致
した場合には、当該リセット信号発生手段１１とデコー
ダ手段１２に所定の信号を出力する様にしたものであ
る。
【００４９】即ち、本具体例に於いては、該レジスタ手
段１４に、８Ａ１に示す様に、予め定められたレジスタ
値として３を設定しておき、該リセット信号の最終エッ
ジＥｎが検出されてから、当該レジスタ値とクロック数
カウンタ手段９のカウンタ値８Ａ２とを比較して、当該
クロック数カウンタ手段９のカウンタ値が該レジスタ値
と一致した場合に、当該クロック数カウント値比較手段
１５より信号８Ａ３が出力され、当該信号８Ａ３によっ
て、該リセット信号発生手段１１とデコーダ手段１２と
に供給され、所定の機能ブロックＫＡがリセットされ、
且つカウント値が初期化される。
段１４に、８Ａ１に示す様に、予め定められたレジスタ
値として３を設定しておき、該リセット信号の最終エッ
ジＥｎが検出されてから、当該レジスタ値とクロック数
カウンタ手段９のカウンタ値８Ａ２とを比較して、当該
クロック数カウンタ手段９のカウンタ値が該レジスタ値
と一致した場合に、当該クロック数カウント値比較手段
１５より信号８Ａ３が出力され、当該信号８Ａ３によっ
て、該リセット信号発生手段１１とデコーダ手段１２と
に供給され、所定の機能ブロックＫＡがリセットされ、
且つカウント値が初期化される。
【００５０】尚、図８（Ａ）のブロックダイアグラムに
示す各信号は、次の通りである。８Ａ１はレジスタ設定
値信号で比較部によって比較されるためのレジスタ値信
号であり、８Ａ２はクロック数カウント値信号で比較部
によって比較されるためのカウント値信号であり、８Ａ
３は比較一致信号はレジスタ設定値とクロック数カウン
ト値が一致したとき発生する信号線である。
示す各信号は、次の通りである。８Ａ１はレジスタ設定
値信号で比較部によって比較されるためのレジスタ値信
号であり、８Ａ２はクロック数カウント値信号で比較部
によって比較されるためのカウント値信号であり、８Ａ
３は比較一致信号はレジスタ設定値とクロック数カウン
ト値が一致したとき発生する信号線である。
【００５１】更に、本発明に於ける当該機能ブロックの
選択的リセット装置の第１０の具体例としては、図９
（Ａ）及び図９（Ｂ）に示す様に、前記した各具体例に
於けるブロックダイアグラムに於いて、該リセット信号
発生手段１１には、該クロック数カウンタ手段９からの
入力に代えて、該デコーダ手段１２からのセレクト信号
が入力される様に構成され、該リセット信号発生手段１
１は、当該セレクト信号により選択された所定の機能ブ
ロックに対応するリセットアクティブ時間幅を有するリ
セット信号を発生する様に構成されているものである。
選択的リセット装置の第１０の具体例としては、図９
（Ａ）及び図９（Ｂ）に示す様に、前記した各具体例に
於けるブロックダイアグラムに於いて、該リセット信号
発生手段１１には、該クロック数カウンタ手段９からの
入力に代えて、該デコーダ手段１２からのセレクト信号
が入力される様に構成され、該リセット信号発生手段１
１は、当該セレクト信号により選択された所定の機能ブ
ロックに対応するリセットアクティブ時間幅を有するリ
セット信号を発生する様に構成されているものである。
【００５２】即ち、本具体例に於いては、リセット信号
発生手段１１は、デコーダ手段１２からのセレクト信号
のみを入力する様に構成されており、該デコーダ手段１
２からのセレクト信号でセレクトされた機能ブロックに
合った、リセットアクティブ時間を持つリセット信号を
生成するものである。尚、図９（Ａ）のブロックダイア
グラムに示す各信号は、次の通りである。
発生手段１１は、デコーダ手段１２からのセレクト信号
のみを入力する様に構成されており、該デコーダ手段１
２からのセレクト信号でセレクトされた機能ブロックに
合った、リセットアクティブ時間を持つリセット信号を
生成するものである。尚、図９（Ａ）のブロックダイア
グラムに示す各信号は、次の通りである。
【００５３】９Ａ１はクロック数カウントアウト信号で
クロック数カウンタ部からのカウントアウト信号であ
り、９Ａ２はセレクト信号でデコーダ部によりデコード
され、機能ブロックのセレクトとそれに合ったリセット
信号を発生させるためのセレクト信号であり、９Ａ３は
リセット信号で有効なセレクト信号発生時に、リセット
信号発生部によって生成され、機能ブロックに合ったリ
セット信号である。
クロック数カウンタ部からのカウントアウト信号であ
り、９Ａ２はセレクト信号でデコーダ部によりデコード
され、機能ブロックのセレクトとそれに合ったリセット
信号を発生させるためのセレクト信号であり、９Ａ３は
リセット信号で有効なセレクト信号発生時に、リセット
信号発生部によって生成され、機能ブロックに合ったリ
セット信号である。
【００５４】即ち、本具体例に於いては、図９（Ｂ）に
示す様に、該クロック数カウンタ手段９に、当該カウン
トアップ値として例えば３を予め設定しておき、該エッ
ジ検出手段７に於ける最終エッジＥｎが検出されてか
ら、当該クロック数カウンタ手段９が、カウントを開始
して、当該カウント値が該クロック数カウンタ手段９の
設定されたカウンタ値と一致した場合に、９Ａ１に示す
様なカウントアップ信号が出力され、当該カウントアッ
プ信号９Ａ１が該デコーダ手段１２に入力され、それに
基づいて、該デコーダ手段１２で、当該リセット信号の
エッジの回数に対応する所定の機能ブロック、例えばＫ
Ｃを選択して、その結果を該リセット信号発生手段１１
に伝達し、当該リセット信号発生手段１１では、該デコ
ーダ手段１２から入力した信号に基づいて、当該セレク
トされた機能ブロックＫＣに対応するパルス幅を有する
リセット信号９Ａ３をセレクタ手段１３に出力する事に
なる。
示す様に、該クロック数カウンタ手段９に、当該カウン
トアップ値として例えば３を予め設定しておき、該エッ
ジ検出手段７に於ける最終エッジＥｎが検出されてか
ら、当該クロック数カウンタ手段９が、カウントを開始
して、当該カウント値が該クロック数カウンタ手段９の
設定されたカウンタ値と一致した場合に、９Ａ１に示す
様なカウントアップ信号が出力され、当該カウントアッ
プ信号９Ａ１が該デコーダ手段１２に入力され、それに
基づいて、該デコーダ手段１２で、当該リセット信号の
エッジの回数に対応する所定の機能ブロック、例えばＫ
Ｃを選択して、その結果を該リセット信号発生手段１１
に伝達し、当該リセット信号発生手段１１では、該デコ
ーダ手段１２から入力した信号に基づいて、当該セレク
トされた機能ブロックＫＣに対応するパルス幅を有する
リセット信号９Ａ３をセレクタ手段１３に出力する事に
なる。
【００５５】次に、本発明に係る機能ブロックの選択的
リセット装置に於ける第１１の具体例に付いて説明する
と、図１０（Ａ）及び図１０（Ｂ）に示す様に、本具体
例に於ける機能ブロックの選択的リセット装置２は、前
記した各具体例に於けるブロックダイアグラムに於いて
更に、該デコーダ手段１２には、リード・ライト信号デ
ータ等の外部入力信号により、エッジ数カウンタに於け
るカウンタ値とそれに対応する機能ブロックとを任意に
設定出来るレジスタテーブル手段１６が設けられてお
り、該デコーダ手段１２は、レジスタテーブル手段１６
から当該エッジ回数に対応する機能ブロックを検索し、
所定の機能ブロックを選択する為の変換信号を該セレク
タ手段１３に対して出力する様に構成されている機能ブ
ロックの選択的リセット装置である。
リセット装置に於ける第１１の具体例に付いて説明する
と、図１０（Ａ）及び図１０（Ｂ）に示す様に、本具体
例に於ける機能ブロックの選択的リセット装置２は、前
記した各具体例に於けるブロックダイアグラムに於いて
更に、該デコーダ手段１２には、リード・ライト信号デ
ータ等の外部入力信号により、エッジ数カウンタに於け
るカウンタ値とそれに対応する機能ブロックとを任意に
設定出来るレジスタテーブル手段１６が設けられてお
り、該デコーダ手段１２は、レジスタテーブル手段１６
から当該エッジ回数に対応する機能ブロックを検索し、
所定の機能ブロックを選択する為の変換信号を該セレク
タ手段１３に対して出力する様に構成されている機能ブ
ロックの選択的リセット装置である。
【００５６】即ち、本具体例に於いては、当該リセット
信号のエッジ回数のカウント値と対応する機能ブロック
Ｋｎを任意に設定出来るレジスタテーブル部１８を設け
たものであって、該デコーダ手段１２によりエッジ回数
に対応する機能ブロックＫｎを検索して、その変換信号
により機能ブロックＫｎを選択する様に構成したもので
ある。
信号のエッジ回数のカウント値と対応する機能ブロック
Ｋｎを任意に設定出来るレジスタテーブル部１８を設け
たものであって、該デコーダ手段１２によりエッジ回数
に対応する機能ブロックＫｎを検索して、その変換信号
により機能ブロックＫｎを選択する様に構成したもので
ある。
【００５７】尚、図１０（Ａ）のブロックダイアグラム
に示す各信号は、次の通りである。１０Ａ１はデコード
用検索信号でエッジ回数のカウント値より、テーブルか
ら対応した機能ブロックを検索するための検索信号であ
り、１０Ａ２はデコード用変換信号でレジスタテーブル
部に任意に書き込まれた、エッジ回数とそれに対応する
機能ブロックを基にデコーダ部によってデコードするた
めの変換信号である。
に示す各信号は、次の通りである。１０Ａ１はデコード
用検索信号でエッジ回数のカウント値より、テーブルか
ら対応した機能ブロックを検索するための検索信号であ
り、１０Ａ２はデコード用変換信号でレジスタテーブル
部に任意に書き込まれた、エッジ回数とそれに対応する
機能ブロックを基にデコーダ部によってデコードするた
めの変換信号である。
【００５８】即ち、本具体例に於いては、図１０（Ｂ）
に示す様に、該リセット信号ＲＳＥの最終エッジＥｎが
検出された後、連続して３回、クロック信号が入力され
ると、予め定められたクロック数カウンタ手段のカウン
ト値が３である場合に、当該クロック数カウンタ手段９
から該デコーダ手段１２に対して、その時点に於ける該
エッジ回数カウンタ手段８に於けるリセット信号のエッ
ジの発生回数をカウントしたカウンタ値の値、本具体例
では５の値が、通知され、該デコーダ手段１２では、当
該エッジ回数のカウント値から、リセットすべき所定の
機能ブロックを該テーブルから検索し、その結果を該セ
レクタ手段１３に連絡するものである。
に示す様に、該リセット信号ＲＳＥの最終エッジＥｎが
検出された後、連続して３回、クロック信号が入力され
ると、予め定められたクロック数カウンタ手段のカウン
ト値が３である場合に、当該クロック数カウンタ手段９
から該デコーダ手段１２に対して、その時点に於ける該
エッジ回数カウンタ手段８に於けるリセット信号のエッ
ジの発生回数をカウントしたカウンタ値の値、本具体例
では５の値が、通知され、該デコーダ手段１２では、当
該エッジ回数のカウント値から、リセットすべき所定の
機能ブロックを該テーブルから検索し、その結果を該セ
レクタ手段１３に連絡するものである。
【００５９】次に、本発明に係る機能ブロックの選択的
リセット装置の第１２の具体例に付いて説明する。即
ち、図１１（Ａ）及び図１１（Ｂ）に示す様に、本具体
例に於ける機能ブロックの選択的リセット装置は、前記
した各具体例に於ける該リセット信号発生手段１１に、
リセットアクティブ時間を任意に設定出来る、外部信号
により駆動されるレジスタ手段１７が接続されているも
のである。
リセット装置の第１２の具体例に付いて説明する。即
ち、図１１（Ａ）及び図１１（Ｂ）に示す様に、本具体
例に於ける機能ブロックの選択的リセット装置は、前記
した各具体例に於ける該リセット信号発生手段１１に、
リセットアクティブ時間を任意に設定出来る、外部信号
により駆動されるレジスタ手段１７が接続されているも
のである。
【００６０】即ち、本具体例に於いては、リセットアク
ティブ時間を任意に設定出来るレジスタ手段１７を設け
る事によって、リセット信号発生手段１１によってリセ
ットアクティブ時間の設定値を検索して、任意のリセッ
トアクティブ時間を持つリセット信号を発生させる事が
可能となる。尚、図１１（Ａ）のブロックダイアグラム
に示す各信号は、次の通りである。
ティブ時間を任意に設定出来るレジスタ手段１７を設け
る事によって、リセット信号発生手段１１によってリセ
ットアクティブ時間の設定値を検索して、任意のリセッ
トアクティブ時間を持つリセット信号を発生させる事が
可能となる。尚、図１１（Ａ）のブロックダイアグラム
に示す各信号は、次の通りである。
【００６１】１１Ａ１はリセット信号発生用検索信号で
レジスタに任意に設定されたリセットアクティブ時間の
設定値を検索するための信号であり、１１Ａ２はリセッ
ト信号発生用変換信号でリセットアクティブ時間の設定
値をリセット信号発生部へ伝えるための信号であり、１
１Ａ３はリセット信号でリセット信号発生部が、レジス
タに設定されたリセットアクティブ時間に従い生成した
リセット信号である。
レジスタに任意に設定されたリセットアクティブ時間の
設定値を検索するための信号であり、１１Ａ２はリセッ
ト信号発生用変換信号でリセットアクティブ時間の設定
値をリセット信号発生部へ伝えるための信号であり、１
１Ａ３はリセット信号でリセット信号発生部が、レジス
タに設定されたリセットアクティブ時間に従い生成した
リセット信号である。
【００６２】即ち、本具体例に於いては、図１１（Ｂ）
に示す様に、該リセット信号ＲＳＥの最終エッジＥｎが
検出された後、連続して３回、クロック信号が入力され
ると、予め定められたクロック数カウンタ手段のカウン
ト値が３である場合に、当該クロック数カウンタ手段９
から該リセット信号発生手段１１に対して、そのカウン
ト値３が通知され、該デコーダ手段１２では、信号１１
Ａ１に示す様に、体レジスタ手段１７に検索信号を出力
する。該レジスタ手段１７は、信号１１Ａ２に示す様
に、カウント値３に対応するリセットアクティブ時間の
設定値を該リセット信号発生手段１１に返送し、最後に
該リセット信号発生手段１１は、当該信号１１Ａ２に基
づいて、信号１１Ａ３に示す様な、リセットすべき機能
ブロックＫｎに対応するリセットアクティブ時間幅Ｗを
有する（例えば５クロック信号分に相当する長さ）リセ
ット信号を該セレクタ手段１３に対して出力し、該セレ
クタ手段１３では、該リセットアクティブ時間幅Ｗをも
つ信号１１Ａ３に従って所定の機能ブロック例えばＫＡ
をリセットすると同時にカウント値を初期化する。
に示す様に、該リセット信号ＲＳＥの最終エッジＥｎが
検出された後、連続して３回、クロック信号が入力され
ると、予め定められたクロック数カウンタ手段のカウン
ト値が３である場合に、当該クロック数カウンタ手段９
から該リセット信号発生手段１１に対して、そのカウン
ト値３が通知され、該デコーダ手段１２では、信号１１
Ａ１に示す様に、体レジスタ手段１７に検索信号を出力
する。該レジスタ手段１７は、信号１１Ａ２に示す様
に、カウント値３に対応するリセットアクティブ時間の
設定値を該リセット信号発生手段１１に返送し、最後に
該リセット信号発生手段１１は、当該信号１１Ａ２に基
づいて、信号１１Ａ３に示す様な、リセットすべき機能
ブロックＫｎに対応するリセットアクティブ時間幅Ｗを
有する（例えば５クロック信号分に相当する長さ）リセ
ット信号を該セレクタ手段１３に対して出力し、該セレ
クタ手段１３では、該リセットアクティブ時間幅Ｗをも
つ信号１１Ａ３に従って所定の機能ブロック例えばＫＡ
をリセットすると同時にカウント値を初期化する。
【００６３】次に、本発明に係る機能ブロックの選択的
リセット装置の第１３の具体例に付いて説明する。即
ち、図１２（Ａ）及び図１２（Ｂ）に示す様に、本具体
例に於いては、複数個の機能ブロックが一つの制御系に
より制御されるシステムに於いて、リセット信号入力手
段４、該リセット信号ＲＳＥから当該リセット信号ＲＳ
Ｅに於けるエッジを検出するエッジ検出手段７、該エッ
ジ検出手段７からの出力信号を入力して該リセット信号
のエッジ回数を計数するエッジ回数カウンタ手段８、該
エッジ検出手段からの信号を入力すると共に、入力され
る該リセット信号のエッジ検出時刻を内部的に所定の時
間遅延させたエッジ遅延信号と該エッジ検出手段からの
エッジ信号とを比較して、当該リセット信号の該エッジ
遅延信号より該エッジ検出手段からの信号の到着が早い
場合には、出力信号レベルは変化させず、当該リセット
信号の該エッジ遅延信号より該エッジ検出手段からの信
号の到着が遅い場合には、出力信号レベルを変化させる
様に構成された遅延回路手段１８、該遅延回路手段１８
から出力された遅延信号のエッジを検出し該リセット信
号発生手段１１及びデコーダ手段１２に当該検出信号を
出力する遅延検出回路手段１９、該遅延検出回路手段１
９の出力を入力してリセット信号を発生するリセット信
号発生手段１１、該エッジ回数カウンタ手段と該遅延検
出回路手段１９の出力が入力され、該エッジ回数カウン
タ手段に於けるカウント値を初期化する初期化信号と、
該エッジ回数カウンタ手段からのカウント値に対応した
機能ブロックを選択する為のセレクト信号を出力するデ
コーダ手段１２及び該デコーダ手段１２からのセレクト
信号と、該リセット信号発生手段１１からのリセット信
号とが入力され、リセットすべき所定の機能ブロックを
選択するセレクト信号を出力するセレクタ手段１３とか
ら構成されている機能ブロックの選択的リセット装置で
ある。
リセット装置の第１３の具体例に付いて説明する。即
ち、図１２（Ａ）及び図１２（Ｂ）に示す様に、本具体
例に於いては、複数個の機能ブロックが一つの制御系に
より制御されるシステムに於いて、リセット信号入力手
段４、該リセット信号ＲＳＥから当該リセット信号ＲＳ
Ｅに於けるエッジを検出するエッジ検出手段７、該エッ
ジ検出手段７からの出力信号を入力して該リセット信号
のエッジ回数を計数するエッジ回数カウンタ手段８、該
エッジ検出手段からの信号を入力すると共に、入力され
る該リセット信号のエッジ検出時刻を内部的に所定の時
間遅延させたエッジ遅延信号と該エッジ検出手段からの
エッジ信号とを比較して、当該リセット信号の該エッジ
遅延信号より該エッジ検出手段からの信号の到着が早い
場合には、出力信号レベルは変化させず、当該リセット
信号の該エッジ遅延信号より該エッジ検出手段からの信
号の到着が遅い場合には、出力信号レベルを変化させる
様に構成された遅延回路手段１８、該遅延回路手段１８
から出力された遅延信号のエッジを検出し該リセット信
号発生手段１１及びデコーダ手段１２に当該検出信号を
出力する遅延検出回路手段１９、該遅延検出回路手段１
９の出力を入力してリセット信号を発生するリセット信
号発生手段１１、該エッジ回数カウンタ手段と該遅延検
出回路手段１９の出力が入力され、該エッジ回数カウン
タ手段に於けるカウント値を初期化する初期化信号と、
該エッジ回数カウンタ手段からのカウント値に対応した
機能ブロックを選択する為のセレクト信号を出力するデ
コーダ手段１２及び該デコーダ手段１２からのセレクト
信号と、該リセット信号発生手段１１からのリセット信
号とが入力され、リセットすべき所定の機能ブロックを
選択するセレクト信号を出力するセレクタ手段１３とか
ら構成されている機能ブロックの選択的リセット装置で
ある。
【００６４】尚、図１２（Ａ）のブロックダイアグラム
に示す各信号は、次の通りである。１２Ａ１はエッジ回
数カウント信号でエッジ検出時の、エッジ回数カウンタ
部に対するカウント信号。１２Ａ２はエッジ検出信号で
エッジを検出したときの信号。１２Ａ３は遅延信号でリ
セット信号とエッジ検出信号から、遅延回路によって生
成された遅延信号。
に示す各信号は、次の通りである。１２Ａ１はエッジ回
数カウント信号でエッジ検出時の、エッジ回数カウンタ
部に対するカウント信号。１２Ａ２はエッジ検出信号で
エッジを検出したときの信号。１２Ａ３は遅延信号でリ
セット信号とエッジ検出信号から、遅延回路によって生
成された遅延信号。
【００６５】１２Ａ４は遅延信号のエッジ検出信号で遅
延信号にエッジ検出が検出できたときの検出信号。１２
Ａ５はエッジ回数カウント値クリア信号でデコーダ部で
のデコード時の、エッジ回数カウンタ部に対するカウン
ト値クリア信号。１２Ａ６はエッジ回数カウント値信号
でエッジ回数カウンタ部からのカウント値。
延信号にエッジ検出が検出できたときの検出信号。１２
Ａ５はエッジ回数カウント値クリア信号でデコーダ部で
のデコード時の、エッジ回数カウンタ部に対するカウン
ト値クリア信号。１２Ａ６はエッジ回数カウント値信号
でエッジ回数カウンタ部からのカウント値。
【００６６】１２Ａ７はリセット信号で遅延信号にエッ
ジが検出されたときの、リセット信号発生部により生成
されたリセット信号。１２Ａ８はセレクト信号でデコー
ダ部によりデコードされ、各機能ブロックをセレクトす
るためのセレクト信号。即ち、本具体例に於いては、図
１２（Ｂ）のタイミングチャートに示す様に、クロック
信号ＫＣＬＫの立ち下がりに同期させて、該リセット信
号ＲＳＥのエッジを検出する様になし、時刻ｔ１で、リ
セット信号ＲＳＥの最初のエッジＥ１が検出されると１
２Ａ６に示す様にエッジ回数カウンタ手段のカウンタ値
が１となる。
ジが検出されたときの、リセット信号発生部により生成
されたリセット信号。１２Ａ８はセレクト信号でデコー
ダ部によりデコードされ、各機能ブロックをセレクトす
るためのセレクト信号。即ち、本具体例に於いては、図
１２（Ｂ）のタイミングチャートに示す様に、クロック
信号ＫＣＬＫの立ち下がりに同期させて、該リセット信
号ＲＳＥのエッジを検出する様になし、時刻ｔ１で、リ
セット信号ＲＳＥの最初のエッジＥ１が検出されると１
２Ａ６に示す様にエッジ回数カウンタ手段のカウンタ値
が１となる。
【００６７】この際、該遅延回路手段１８に於ける、入
力される該リセット信号のエッジ検出時刻を内部的に予
め定められた所定の時間遅延させるエッジ遅延信号の遅
延時間を例えばクロック信号ＣＬＫ３個分の長さに設定
しておくと、以後の時刻ｔ２〜ｔ４に於いては、当該ク
ロック信号ＣＬＫが３個入力される以前に、新たなリセ
ット信号ＲＳＥのエッジＥ２〜Ｅ４が検出されるので、
該遅延回路手段１８からは、１２Ａ３の波形に示す様
に、遅延信号が出力されず、１２Ａ６に示す様にエッジ
回数カウンタ手段のカウンタ値が４迄増加する事にな
る。
力される該リセット信号のエッジ検出時刻を内部的に予
め定められた所定の時間遅延させるエッジ遅延信号の遅
延時間を例えばクロック信号ＣＬＫ３個分の長さに設定
しておくと、以後の時刻ｔ２〜ｔ４に於いては、当該ク
ロック信号ＣＬＫが３個入力される以前に、新たなリセ
ット信号ＲＳＥのエッジＥ２〜Ｅ４が検出されるので、
該遅延回路手段１８からは、１２Ａ３の波形に示す様
に、遅延信号が出力されず、１２Ａ６に示す様にエッジ
回数カウンタ手段のカウンタ値が４迄増加する事にな
る。
【００６８】そして、時刻ｔ５になると、リセット信号
ＲＳＥの最後のエッジＥ５が検出され、１２Ａ６に示す
様にエッジ回数カウンタ手段のカウンタ値が５となる
が、その後リセット信号ＲＳＥのエッジが検出されなか
ったので、クロック信号３個分の時間が経過した時刻ｔ
６において当該遅延回路手段１８からは、１２Ａ３の波
形に示す様に遅延信号が出力され、その結果１２Ａ４の
波形に示す様に遅延検出回路手段１９から遅延信号検出
信号が出力される。
ＲＳＥの最後のエッジＥ５が検出され、１２Ａ６に示す
様にエッジ回数カウンタ手段のカウンタ値が５となる
が、その後リセット信号ＲＳＥのエッジが検出されなか
ったので、クロック信号３個分の時間が経過した時刻ｔ
６において当該遅延回路手段１８からは、１２Ａ３の波
形に示す様に遅延信号が出力され、その結果１２Ａ４の
波形に示す様に遅延検出回路手段１９から遅延信号検出
信号が出力される。
【００６９】その結果、デコーダ手段１２が、該エッジ
回数カウンタ手段のカウンタ値５を取り込むと同時に該
カウンタ値５に相当する予め定められたリセットすべき
機能ブロック、例えば機能ブロックＡを選択的にデコー
ドしてセレクタ手段１３に出力すると共に、１２Ａ５の
波形に示す様に、デコーダ手段１２は、該エッジ回数カ
ウンタ手段のカウント値を初期化する信号を出力する。
回数カウンタ手段のカウンタ値５を取り込むと同時に該
カウンタ値５に相当する予め定められたリセットすべき
機能ブロック、例えば機能ブロックＡを選択的にデコー
ドしてセレクタ手段１３に出力すると共に、１２Ａ５の
波形に示す様に、デコーダ手段１２は、該エッジ回数カ
ウンタ手段のカウント値を初期化する信号を出力する。
【００７０】一方、リセット信号発生手段１１は、遅延
検出回路手段１９からの遅延信号検出信号の入力を受け
て１２Ａ７の波形に示す様なリセット信号をセレクタ手
段１３に出力する。又、該セレクタ手段１３は、該デコ
ーダ手段１２からの機能ブロックセレクト信号１２Ａ８
と該リセット信号発生手段１１からのリセット信号に基
ずき所定の機能ブロックＡにリセットをかける事にな
る。
検出回路手段１９からの遅延信号検出信号の入力を受け
て１２Ａ７の波形に示す様なリセット信号をセレクタ手
段１３に出力する。又、該セレクタ手段１３は、該デコ
ーダ手段１２からの機能ブロックセレクト信号１２Ａ８
と該リセット信号発生手段１１からのリセット信号に基
ずき所定の機能ブロックＡにリセットをかける事にな
る。
【００７１】次に、本発明に係る機能ブロックの選択的
リセット装置の第１４の具体例に付いて説明する。即
ち、図１３（Ａ）及び図１３（Ｂ）に示す様に、本具体
例に於いては、上記した第１３の具体例に於いて、該遅
延回路手段１８は、更に外部信号により制御され、該遅
延回路手段１８に於ける遅延回路の遅延時間或いは遅延
係数を任意に設定しえるレジスタ２０を含んでいる機能
ブロックの選択的リセット装置である。
リセット装置の第１４の具体例に付いて説明する。即
ち、図１３（Ａ）及び図１３（Ｂ）に示す様に、本具体
例に於いては、上記した第１３の具体例に於いて、該遅
延回路手段１８は、更に外部信号により制御され、該遅
延回路手段１８に於ける遅延回路の遅延時間或いは遅延
係数を任意に設定しえるレジスタ２０を含んでいる機能
ブロックの選択的リセット装置である。
【００７２】尚、図１３（Ａ）のブロックダイアグラム
に示す各信号は、次の通りである。１３Ａ１は遅延係数
値信号で遅延回路から生成する遅延信号を、レジスタに
設定した係数で遅延させるための係数値信号であり、１
３Ａ２は遅延信号でリセット信号とエッジ検出信号と遅
延係数値信号から、遅延回路によって生成された遅延信
号である。
に示す各信号は、次の通りである。１３Ａ１は遅延係数
値信号で遅延回路から生成する遅延信号を、レジスタに
設定した係数で遅延させるための係数値信号であり、１
３Ａ２は遅延信号でリセット信号とエッジ検出信号と遅
延係数値信号から、遅延回路によって生成された遅延信
号である。
【００７３】つまり、本具体例に於いては、該遅延回路
手段１８に於いて設定される遅延時間あるいは遅延係数
（遅延回路手段の接続数等）を任意に設定出来る様にし
たものであって、図１３（Ｂ）のタイミングチャートに
於ける波形１３Ａ１に示される様に、例えば当該遅延係
数を３に設定し、つまり、当該遅延回路手段１８内部に
３個の遅延回路を接続させたものである。
手段１８に於いて設定される遅延時間あるいは遅延係数
（遅延回路手段の接続数等）を任意に設定出来る様にし
たものであって、図１３（Ｂ）のタイミングチャートに
於ける波形１３Ａ１に示される様に、例えば当該遅延係
数を３に設定し、つまり、当該遅延回路手段１８内部に
３個の遅延回路を接続させたものである。
【００７４】その他の動作フローは、図１２（Ｂ）と同
様である。次に、本発明に係る機能ブロックの選択的リ
セット装置の第１５の具体例に付いて説明する。即ち、
図１４（Ａ）及び図１４（Ｂ）に示す様に、本具体例に
於いては、複数個の機能ブロックが一つの制御系により
制御されるシステムに於いて、リセット信号入力手段
４、該リセット信号ＲＳＥから当該リセット信号ＲＳＥ
に於けるエッジを検出するエッジ検出手段７、該エッジ
検出手段７からの出力信号を入力して該リセット信号の
エッジ回数を計数するエッジ回数カウンタ手段８、該エ
ッジ検出手段７からの信号を入力すると共に、入力され
る該リセット信号のエッジ検出時刻を内部的に所定の時
間遅延させたエッジ遅延信号を発生するエッジ遅延手段
２１、該エッジ検出手段７からの信号を入力すると共
に、入力される該リセット信号の最初のエッジ検出信号
のみを消去し、最初のエッジに続く他のエッジ検出信号
は、そのまま出力する初エッジ消去手段２３及び、該初
エッジ消去手段２３と該エッジ遅延手段２１からのそれ
ぞれの出力が入力され、且つ該初エッジ消去手段２３か
らの出力信号に基づいて、該エッジ遅延手段２１から入
力される遅延されたエッジ検出信号の先頭の信号から消
去し、残った当該遅延されたエッジ検出信号を該リセッ
ト信号発生手段１１と該デコーダ手段１２とに出力する
比較消去手段２２と、該リセット信号発生手段１１とデ
コーダ手段１２とが接続されているセレクタ手段１３と
から構成されている機能ブロックの選択的リセット装置
である。
様である。次に、本発明に係る機能ブロックの選択的リ
セット装置の第１５の具体例に付いて説明する。即ち、
図１４（Ａ）及び図１４（Ｂ）に示す様に、本具体例に
於いては、複数個の機能ブロックが一つの制御系により
制御されるシステムに於いて、リセット信号入力手段
４、該リセット信号ＲＳＥから当該リセット信号ＲＳＥ
に於けるエッジを検出するエッジ検出手段７、該エッジ
検出手段７からの出力信号を入力して該リセット信号の
エッジ回数を計数するエッジ回数カウンタ手段８、該エ
ッジ検出手段７からの信号を入力すると共に、入力され
る該リセット信号のエッジ検出時刻を内部的に所定の時
間遅延させたエッジ遅延信号を発生するエッジ遅延手段
２１、該エッジ検出手段７からの信号を入力すると共
に、入力される該リセット信号の最初のエッジ検出信号
のみを消去し、最初のエッジに続く他のエッジ検出信号
は、そのまま出力する初エッジ消去手段２３及び、該初
エッジ消去手段２３と該エッジ遅延手段２１からのそれ
ぞれの出力が入力され、且つ該初エッジ消去手段２３か
らの出力信号に基づいて、該エッジ遅延手段２１から入
力される遅延されたエッジ検出信号の先頭の信号から消
去し、残った当該遅延されたエッジ検出信号を該リセッ
ト信号発生手段１１と該デコーダ手段１２とに出力する
比較消去手段２２と、該リセット信号発生手段１１とデ
コーダ手段１２とが接続されているセレクタ手段１３と
から構成されている機能ブロックの選択的リセット装置
である。
【００７５】即ち、本具体例に於いては、図１２（Ａ）
の装置において、エッジ遅延回路１８はエッジ検出部か
らのエッジ検出信号を遅延せるだけのものにし、遅延検
出部の変わりに初エッジ消去部２３と比較消去部２２を
設けて、初エッジ消去部２３はエッジ検出部７からのエ
ッジ検出信号をうけて、最初のエッジ検出信号のみ消去
し、つづくエッジ検出信号はそのまま通過させて比較消
去部２２に送るようにし、比較消去部２２は初エッジ消
去部２３から通過したエッジ検出信号の検出数分、遅延
回路からの遅延させたエッジ検出信号を先頭から消去し
ていき、残った遅延回路からの遅延したエッジ検出信号
をデコーダ部とリセット信号発生部に出力する、デコー
ダ部１２は、比較消去部２２からの信号を受けて、デコ
ード処理及びエッジ回数カウンタ部のカウント値の初期
化と初エッジ消去部２３の初期化を行い、リセット信号
発生部１１は比較消去部２２からの信号でリセット信号
を生成するようにした、ものである。
の装置において、エッジ遅延回路１８はエッジ検出部か
らのエッジ検出信号を遅延せるだけのものにし、遅延検
出部の変わりに初エッジ消去部２３と比較消去部２２を
設けて、初エッジ消去部２３はエッジ検出部７からのエ
ッジ検出信号をうけて、最初のエッジ検出信号のみ消去
し、つづくエッジ検出信号はそのまま通過させて比較消
去部２２に送るようにし、比較消去部２２は初エッジ消
去部２３から通過したエッジ検出信号の検出数分、遅延
回路からの遅延させたエッジ検出信号を先頭から消去し
ていき、残った遅延回路からの遅延したエッジ検出信号
をデコーダ部とリセット信号発生部に出力する、デコー
ダ部１２は、比較消去部２２からの信号を受けて、デコ
ード処理及びエッジ回数カウンタ部のカウント値の初期
化と初エッジ消去部２３の初期化を行い、リセット信号
発生部１１は比較消去部２２からの信号でリセット信号
を生成するようにした、ものである。
【００７６】尚、図１４（Ａ）のブロックダイアグラム
に示す各信号は、次の通りである。１４Ａ１は、エッジ
検出信号でエッジを検出したときの信号。１４Ａ２は、
エッジ遅延信号でエッジ検出信号を遅延させた信号。１
４Ａ３は、エッジ操作信号で初エッジ消去部にて最初の
エッジ検出信号のみ消去し、続くエッジ検出信号はスル
ーにした信号。
に示す各信号は、次の通りである。１４Ａ１は、エッジ
検出信号でエッジを検出したときの信号。１４Ａ２は、
エッジ遅延信号でエッジ検出信号を遅延させた信号。１
４Ａ３は、エッジ操作信号で初エッジ消去部にて最初の
エッジ検出信号のみ消去し、続くエッジ検出信号はスル
ーにした信号。
【００７７】１４Ａ４はエッジ通過信号で初エッジ消去
部からのエッジ検出信号の検出数分、エッジ遅延信号を
先頭から消去し残った信号。１４Ａ５は初エッジ消去部
初期化信号でデコーダ部のデコード時の、初エッジ消去
部に対する初期化信号。１４Ａ６はセレクト信号でデコ
ーダ部がエッジ通過信号でデコードした、機能ブロック
のセレクト信号。
部からのエッジ検出信号の検出数分、エッジ遅延信号を
先頭から消去し残った信号。１４Ａ５は初エッジ消去部
初期化信号でデコーダ部のデコード時の、初エッジ消去
部に対する初期化信号。１４Ａ６はセレクト信号でデコ
ーダ部がエッジ通過信号でデコードした、機能ブロック
のセレクト信号。
【００７８】１４Ａ７はリセット信号でエッジ通過信号
で、リセット信号発生部によって生成されたリセット信
号。即ち、本具体例に於いては、前記した各具体例に於
けると同様に、図１４（Ｂ）のタイミングチャートに示
す様に、クロック信号ＫＣＬＫの立ち下がりに同期させ
て、該リセット信号ＲＳＥのエッジを検出する様にな
し、時刻ｔ１から時刻ｔ５迄の間にリセット信号ＲＳＥ
のエッジが５回検出される場合を想定したものに於い
て、該エッジ検出手段７から出力されるエッジ検出信号
は波形１４Ａ１に示され様に、各エッジ検出に対応して
５個のパルスＸ１〜Ｘ５が出力されるのに対して、初エ
ッジ消去手段２３からの出力波形は、波形１４Ａ３に示
され様に、該エッジ検出手段７から出力されるエッジ検
出信号波形１４Ａ１に於ける最初のパルスＸ１に相当す
るパルスは消去され、Ｘ２〜Ｘ５に相当するパルスＹ２
〜Ｙ５の４個のパルスのみが出力される。
で、リセット信号発生部によって生成されたリセット信
号。即ち、本具体例に於いては、前記した各具体例に於
けると同様に、図１４（Ｂ）のタイミングチャートに示
す様に、クロック信号ＫＣＬＫの立ち下がりに同期させ
て、該リセット信号ＲＳＥのエッジを検出する様にな
し、時刻ｔ１から時刻ｔ５迄の間にリセット信号ＲＳＥ
のエッジが５回検出される場合を想定したものに於い
て、該エッジ検出手段７から出力されるエッジ検出信号
は波形１４Ａ１に示され様に、各エッジ検出に対応して
５個のパルスＸ１〜Ｘ５が出力されるのに対して、初エ
ッジ消去手段２３からの出力波形は、波形１４Ａ３に示
され様に、該エッジ検出手段７から出力されるエッジ検
出信号波形１４Ａ１に於ける最初のパルスＸ１に相当す
るパルスは消去され、Ｘ２〜Ｘ５に相当するパルスＹ２
〜Ｙ５の４個のパルスのみが出力される。
【００７９】一方、該エッジ遅延手段２１からは、該エ
ッジ検出信号波形１４Ａ１を所定の時間ＤＴだけ遅延さ
せたパルスＺ１〜Ｚ５で構成されたパルス波形１４Ａ２
が出力される。かかるパルス波形１４Ａ２とパルス波形
１４Ａ３の両パルスが比較消去手段２２に入力されて、
Ｙ２からＹ４のパルスとＺ１〜Ｚ４のパルスとが互いに
消去されて、最後にパルスＺ５のみが残される。
ッジ検出信号波形１４Ａ１を所定の時間ＤＴだけ遅延さ
せたパルスＺ１〜Ｚ５で構成されたパルス波形１４Ａ２
が出力される。かかるパルス波形１４Ａ２とパルス波形
１４Ａ３の両パルスが比較消去手段２２に入力されて、
Ｙ２からＹ４のパルスとＺ１〜Ｚ４のパルスとが互いに
消去されて、最後にパルスＺ５のみが残される。
【００８０】従って、時刻ｔ８に於いて、該パルスＺ５
に基づいて、該比較消去手段２２より、エッジ通過信号
として波形１４Ａ４に示す様な信号が出力されデコーダ
手段１２とリセット信号発生手段１１に入力される。つ
まり、リセット信号に於ける最終エッジの検出時点から
該パルスＺ５が出力される迄の間遅延させる事が出来
る。
に基づいて、該比較消去手段２２より、エッジ通過信号
として波形１４Ａ４に示す様な信号が出力されデコーダ
手段１２とリセット信号発生手段１１に入力される。つ
まり、リセット信号に於ける最終エッジの検出時点から
該パルスＺ５が出力される迄の間遅延させる事が出来
る。
【００８１】その他の動作は、上記各具体例と同様であ
るので説明は省略する。次に、本発明に係る機能ブロッ
クの選択的リセット装置の第１６の具体例に付いて説明
する。即ち、図１５（Ａ）及び図１５（Ｂ）に示す様
に、本具体例に於いては、上記した具体例に於いて更に
クロック信号入力手段３を設けると共に、該エッジ遅延
手段２１の代わりにクロックに同期して信号を順次シフ
トさせるシフター２４を設け、当該シフター２４は、該
エッジ検出手段７からのエッジ検出信号が入力された場
合、当該エッジ検出信号をクロック信号に同期してシフ
ターの段数分、該エッジ検出手段を遅延させる様に構成
されている機能ブロックの選択的リセット装置である。
るので説明は省略する。次に、本発明に係る機能ブロッ
クの選択的リセット装置の第１６の具体例に付いて説明
する。即ち、図１５（Ａ）及び図１５（Ｂ）に示す様
に、本具体例に於いては、上記した具体例に於いて更に
クロック信号入力手段３を設けると共に、該エッジ遅延
手段２１の代わりにクロックに同期して信号を順次シフ
トさせるシフター２４を設け、当該シフター２４は、該
エッジ検出手段７からのエッジ検出信号が入力された場
合、当該エッジ検出信号をクロック信号に同期してシフ
ターの段数分、該エッジ検出手段を遅延させる様に構成
されている機能ブロックの選択的リセット装置である。
【００８２】つまり、本具体例に於いては、遅延回路の
代わりにクロック信号に同期して信号をシフトさせるシ
フター２４を設けたものであるから、エッジ検出手段７
からのエッジ検出信号がシフターに入力されるとクロッ
ク信号に同期して、シフターの段数分、エッジ検出手段
７からのエッジ検出信号の出力を遅延させる事が出来
る。
代わりにクロック信号に同期して信号をシフトさせるシ
フター２４を設けたものであるから、エッジ検出手段７
からのエッジ検出信号がシフターに入力されるとクロッ
ク信号に同期して、シフターの段数分、エッジ検出手段
７からのエッジ検出信号の出力を遅延させる事が出来
る。
【００８３】尚、図１５（Ａ）のブロックダイアグラム
に示す各信号は、次の通りである。１５Ａ１はエッジ検
出信号でエッジを検出したときの信号であり、１５Ａ２
はエッジ遅延信号でエッジ検出信号をシフター段数で遅
延させた信号である。即ち、本具体例に於いては、前記
した第１５の具体例に於ける図１４（Ｂ）のタイミング
チャートと略同様の動作をするものであるが、図１４
（Ｂ）のタイミングチャートに於いては、該エッジ検出
信号波形１４Ａ１を所定の時間ＤＴだけ遅延させたパル
ス波形１４Ａ２が出力されたが、本具体例に於いては、
当該遅延時間ＤＴをクロック信号を用いて、クロック信
号３個分遅延させる様に、１５Ａ１で示されるエッジ検
出信号パルスを遅延させて波形１５Ａ２で示す様な波形
を出力させている。
に示す各信号は、次の通りである。１５Ａ１はエッジ検
出信号でエッジを検出したときの信号であり、１５Ａ２
はエッジ遅延信号でエッジ検出信号をシフター段数で遅
延させた信号である。即ち、本具体例に於いては、前記
した第１５の具体例に於ける図１４（Ｂ）のタイミング
チャートと略同様の動作をするものであるが、図１４
（Ｂ）のタイミングチャートに於いては、該エッジ検出
信号波形１４Ａ１を所定の時間ＤＴだけ遅延させたパル
ス波形１４Ａ２が出力されたが、本具体例に於いては、
当該遅延時間ＤＴをクロック信号を用いて、クロック信
号３個分遅延させる様に、１５Ａ１で示されるエッジ検
出信号パルスを遅延させて波形１５Ａ２で示す様な波形
を出力させている。
【００８４】その他の動作は、上記各具体例と同様であ
るので説明は省略する。次に、本発明に係る機能ブロッ
クの選択的リセット装置の第１７の具体例に付いて説明
する。即ち、図１６（Ａ）及び図１６（Ｂ）に示す様
に、本具体例に於いては、複数個の機能ブロックが一つ
の制御系により制御されるシステムに於いて、クロック
信号入力手段３、リセット信号入力手段４、該リセット
信号ＲＳＥから当該リセット信号に於けるエッジを検出
するエッジ検出手段７、シフター手段２４、該エッジ検
出手段７からの出力信号を入力して該シフターを初期化
すると共に、該エッジ検出手段７からのエッジ検出信号
を該シフター手段２４に出力するシフター初期化手段２
５、該シフター手段の出力が入力され、リセット信号を
発生するリセット信号発生手段１１、該シフター手段２
４の出力が入力され、当該シフター手段の出力に対応す
るデコード値を出力するデコーダ手段１２及び該デコー
ダ手段１２と該リセット信号発生手段１１の出力が入力
され、当該シフター手段２４に於いて初期化される事な
く出力されたエッジ検出信号に対応する機能ブロックを
選択する為の信号を出力するセレクタ手段１３とから構
成された機能ブロックの選択的リセット装置２である。
るので説明は省略する。次に、本発明に係る機能ブロッ
クの選択的リセット装置の第１７の具体例に付いて説明
する。即ち、図１６（Ａ）及び図１６（Ｂ）に示す様
に、本具体例に於いては、複数個の機能ブロックが一つ
の制御系により制御されるシステムに於いて、クロック
信号入力手段３、リセット信号入力手段４、該リセット
信号ＲＳＥから当該リセット信号に於けるエッジを検出
するエッジ検出手段７、シフター手段２４、該エッジ検
出手段７からの出力信号を入力して該シフターを初期化
すると共に、該エッジ検出手段７からのエッジ検出信号
を該シフター手段２４に出力するシフター初期化手段２
５、該シフター手段の出力が入力され、リセット信号を
発生するリセット信号発生手段１１、該シフター手段２
４の出力が入力され、当該シフター手段の出力に対応す
るデコード値を出力するデコーダ手段１２及び該デコー
ダ手段１２と該リセット信号発生手段１１の出力が入力
され、当該シフター手段２４に於いて初期化される事な
く出力されたエッジ検出信号に対応する機能ブロックを
選択する為の信号を出力するセレクタ手段１３とから構
成された機能ブロックの選択的リセット装置２である。
【００８５】即ち、本具体例に於いては、図１５（Ａ）
に示す具体例に於ける初エッジ消去部２３と比較消去部
２２を取り払い、シフター２４とエッジ検出部７の間に
シフター初期化部２５を設けるようにするものである。
シフター初期化部２５はエッジ検出部７からエッジ検出
信号が入力されるとシフターを初期化し、エッジ検出部
７からのエッジ検出信号をシフター２４に出力する、シ
フター２４で初期化されることなく出力したエッジ検出
信号が、デコーダ部１２とリセット信号発生部１１に入
力されて対応した機能ブロックがリセットされるように
する。
に示す具体例に於ける初エッジ消去部２３と比較消去部
２２を取り払い、シフター２４とエッジ検出部７の間に
シフター初期化部２５を設けるようにするものである。
シフター初期化部２５はエッジ検出部７からエッジ検出
信号が入力されるとシフターを初期化し、エッジ検出部
７からのエッジ検出信号をシフター２４に出力する、シ
フター２４で初期化されることなく出力したエッジ検出
信号が、デコーダ部１２とリセット信号発生部１１に入
力されて対応した機能ブロックがリセットされるように
する。
【００８６】尚、図１６（Ａ）のブロックダイアグラム
に示す各信号は、次の通りである。１６Ａ１はエッジ検
出信号１でエッジを検出したときの信号。１６Ａ２はシ
フター初期化信号でシフター初期化部に、エッジ検出信
号１が入力されたときシフターを初期化するための信
号。１６Ａ３はエッジ検出信号２でシフターを初期化し
たのちに出力するエッジ検出信号１の信号。
に示す各信号は、次の通りである。１６Ａ１はエッジ検
出信号１でエッジを検出したときの信号。１６Ａ２はシ
フター初期化信号でシフター初期化部に、エッジ検出信
号１が入力されたときシフターを初期化するための信
号。１６Ａ３はエッジ検出信号２でシフターを初期化し
たのちに出力するエッジ検出信号１の信号。
【００８７】１６Ａ４はエッジ通過信号でシフターが初
期化されることなく通過した、エッジ検出信号２の信
号。即ち、本具体例に於いては、前記した各具体例に於
けると同様に、図１６（Ｂ）のタイミングチャートに示
す様に、クロック信号ＫＣＬＫの立ち下がりに同期させ
て、該リセット信号ＲＳＥのエッジを検出する様にな
し、時刻ｔ１から時刻ｔ５迄の間にリセット信号ＲＳＥ
のエッジが５回検出される場合を想定したものに於い
て、該エッジ検出手段７から出力されるエッジ検出信号
は波形１６Ａ１に示される様に、各エッジ検出に対応し
て５個のパルスＸ１〜Ｘ５が出力されるのに対して、シ
フター初期化手段２５からシフター２４を絶えず初期化
するリセット信号の作用をするパルス波形Ｙ１〜Ｙ５が
１６Ａ２の波形図に示す様に出力される。
期化されることなく通過した、エッジ検出信号２の信
号。即ち、本具体例に於いては、前記した各具体例に於
けると同様に、図１６（Ｂ）のタイミングチャートに示
す様に、クロック信号ＫＣＬＫの立ち下がりに同期させ
て、該リセット信号ＲＳＥのエッジを検出する様にな
し、時刻ｔ１から時刻ｔ５迄の間にリセット信号ＲＳＥ
のエッジが５回検出される場合を想定したものに於い
て、該エッジ検出手段７から出力されるエッジ検出信号
は波形１６Ａ１に示される様に、各エッジ検出に対応し
て５個のパルスＸ１〜Ｘ５が出力されるのに対して、シ
フター初期化手段２５からシフター２４を絶えず初期化
するリセット信号の作用をするパルス波形Ｙ１〜Ｙ５が
１６Ａ２の波形図に示す様に出力される。
【００８８】係る１６Ａ２の波形図に示す波形は、当該
パルスが出力される毎に、の状態表示欄に示す様に、
該シフター２４を初期化するものである。一方、該シフ
ター初期化手段２５から該エッジ検出信号は波形１６Ａ
１のパルスと半周期遅れて当該パルスＸ１〜Ｘ５に対応
するパルスＺ１〜Ｚ５で構成されたパルス波形１６Ａ３
が出力される。
パルスが出力される毎に、の状態表示欄に示す様に、
該シフター２４を初期化するものである。一方、該シフ
ター初期化手段２５から該エッジ検出信号は波形１６Ａ
１のパルスと半周期遅れて当該パルスＸ１〜Ｘ５に対応
するパルスＺ１〜Ｚ５で構成されたパルス波形１６Ａ３
が出力される。
【００８９】該シフター２４では、入力されるパルス波
形１６Ａ３の各パルスＺ１〜Ｚ５は、前記したパルス波
形Ｙ２〜Ｙ５により順次に打ち消されることになり、最
後に入力されたエッジ検出パルスであるＺ５のみが当該
シフター２４で打ち消される事なく当該シフター２４を
通過して、時刻ｔ８に於いて波形図１６Ａ４に示す様に
出力される事になる。
形１６Ａ３の各パルスＺ１〜Ｚ５は、前記したパルス波
形Ｙ２〜Ｙ５により順次に打ち消されることになり、最
後に入力されたエッジ検出パルスであるＺ５のみが当該
シフター２４で打ち消される事なく当該シフター２４を
通過して、時刻ｔ８に於いて波形図１６Ａ４に示す様に
出力される事になる。
【００９０】つまり、本具体例では、リセット信号の最
終エッジが検出されてから時刻ｔ８迄の間、遅延時間Ｄ
Ｔを確保する事が出来る。その他の動作は、上記各具体
例と同様であるので説明は省略する。次に、本発明に係
る機能ブロックの選択的リセット装置の第１８の具体例
に付いて説明する。
終エッジが検出されてから時刻ｔ８迄の間、遅延時間Ｄ
Ｔを確保する事が出来る。その他の動作は、上記各具体
例と同様であるので説明は省略する。次に、本発明に係
る機能ブロックの選択的リセット装置の第１８の具体例
に付いて説明する。
【００９１】即ち、図１７（Ａ）及び図１７（Ｂ）に示
す様に、本具体例に於いては、前記した図１６（Ａ）に
示された具体例に於いて、更に該シフター手段２４の段
数を任意に設定出来る様に構成し、該エッジ検出信号が
当該シフター手段２４を通過する時間を任意に設定する
様にした機能ブロックの選択的リセット装置である。つ
まり、本具体例に於いては、該シフター２４の段数を適
宜のレジスタ手段２６を設け、その設定値によって任意
に設定できる様にしたものである。
す様に、本具体例に於いては、前記した図１６（Ａ）に
示された具体例に於いて、更に該シフター手段２４の段
数を任意に設定出来る様に構成し、該エッジ検出信号が
当該シフター手段２４を通過する時間を任意に設定する
様にした機能ブロックの選択的リセット装置である。つ
まり、本具体例に於いては、該シフター２４の段数を適
宜のレジスタ手段２６を設け、その設定値によって任意
に設定できる様にしたものである。
【００９２】従って、当該エッジ検出信号がシフター２
４を通過する時間を任意とすることで、リセット信号の
エッジの遅延信号の監視時間を任意に設定する事が出来
る様になる。尚、図１７（Ａ）のブロックダイアグラム
に示す各信号は、次の通りである。１７Ａ１はエッジ検
出信号１でエッジを検出したときの信号。
４を通過する時間を任意とすることで、リセット信号の
エッジの遅延信号の監視時間を任意に設定する事が出来
る様になる。尚、図１７（Ａ）のブロックダイアグラム
に示す各信号は、次の通りである。１７Ａ１はエッジ検
出信号１でエッジを検出したときの信号。
【００９３】１７Ａ２はシフター初期化信号でシフター
初期化部に、エッジ検出信号１が入力されたときシフタ
ーを初期化するための信号。１７Ａ３はエッジ検出信号
２でシフターを初期化したのちに出力するエッジ検出信
号１の信号。１７Ａ４はシフター段数設定値でレジスタ
に書き込まれたシフター段数の設定値。
初期化部に、エッジ検出信号１が入力されたときシフタ
ーを初期化するための信号。１７Ａ３はエッジ検出信号
２でシフターを初期化したのちに出力するエッジ検出信
号１の信号。１７Ａ４はシフター段数設定値でレジスタ
に書き込まれたシフター段数の設定値。
【００９４】１７Ａ５はエッジ通過信号でシフターが初
期化されることなく通過した、エッジ検出信号２の信
号。即ち、本具体例に於いては、前記した図１６（Ｂ）
に示すフローチャートと略同様の動作を行うものである
が、異なる部分としては、波形１７Ａ４に於いて、当該
レジスタ手段２６で該シフター２４の段数を、例えば４
段、つまりクロック数４個分に設定してその時間分遅延
させる様にしたものである。
期化されることなく通過した、エッジ検出信号２の信
号。即ち、本具体例に於いては、前記した図１６（Ｂ）
に示すフローチャートと略同様の動作を行うものである
が、異なる部分としては、波形１７Ａ４に於いて、当該
レジスタ手段２６で該シフター２４の段数を、例えば４
段、つまりクロック数４個分に設定してその時間分遅延
させる様にしたものである。
【００９５】その他の動作は、上記各具体例と同様であ
るので説明は省略する。又、上記した具体例に於いて
は、その変形態様として、前記した具体例でも説明した
様に、例えば、該リセット信号発生手段１１は、該デコ
ーダ手段１２からのセレクト信号のみが入力される様に
構成され、該リセット信号発生手段１１は、当該セレク
ト信号により選択された所定の機能ブロックに対応する
リセットアクティブ時間幅を有するリセット信号を発生
する様に構成されていても良く、又、当該デコーダ手段
１２には、更に外部入力信号により、エッジ数カウンタ
に於けるカウンタ値とそれに対応する機能ブロックとを
任意に設定出来るレジスタテーブル手段１６が設けられ
ており、該デコーダ手段１２は、レジスタテーブル手段
１６から当該エッジ回数に対応する機能ブロックを検索
し、所定の機能ブロックを選択する為の変換信号を該セ
レクタ手段１３に対して出力する様に構成されていても
良い。
るので説明は省略する。又、上記した具体例に於いて
は、その変形態様として、前記した具体例でも説明した
様に、例えば、該リセット信号発生手段１１は、該デコ
ーダ手段１２からのセレクト信号のみが入力される様に
構成され、該リセット信号発生手段１１は、当該セレク
ト信号により選択された所定の機能ブロックに対応する
リセットアクティブ時間幅を有するリセット信号を発生
する様に構成されていても良く、又、当該デコーダ手段
１２には、更に外部入力信号により、エッジ数カウンタ
に於けるカウンタ値とそれに対応する機能ブロックとを
任意に設定出来るレジスタテーブル手段１６が設けられ
ており、該デコーダ手段１２は、レジスタテーブル手段
１６から当該エッジ回数に対応する機能ブロックを検索
し、所定の機能ブロックを選択する為の変換信号を該セ
レクタ手段１３に対して出力する様に構成されていても
良い。
【００９６】更には、該リセット信号発生手段１１に
は、更に、該リセットアクティブ時間を任意に設定出来
る、外部信号により駆動されるレジスタ手段２６が設け
られており、且つ該リセット信号発生手段１１によりリ
セットアクティブ時間の設定値を検索して、任意のリセ
ットアクティブ時間をもつリセット信号を生成する機能
を有する様に構成させているものであっても良い。
は、更に、該リセットアクティブ時間を任意に設定出来
る、外部信号により駆動されるレジスタ手段２６が設け
られており、且つ該リセット信号発生手段１１によりリ
セットアクティブ時間の設定値を検索して、任意のリセ
ットアクティブ時間をもつリセット信号を生成する機能
を有する様に構成させているものであっても良い。
【００９７】次に、本発明に係る機能ブロックの選択的
リセット装置の第１９の具体例に付いて説明する。即
ち、図１８（Ａ）及び図１８（Ｂ）に示す様に、本具体
例に於いては、複数個の機能ブロックが一つの制御系に
より制御されるシステムに於いて、クロック信号入力手
段３、リセット信号入力手段４、該リセット信号入力手
段４に接続されたリセット検出手段２８、該クロック信
号入力手段３に接続されたクロック数カウンタ手段９、
リセット信号発生手段１１、デコーダ手段１２、及びセ
レクタ手段１３とから構成されており、該リセット検出
手段２８は、該リセット信号がアクティブの間、該クロ
ック数カウンタ手段９に対してクロック数のカウントを
アクティブにする信号を出力すると共に、該リセット信
号が、アクティブからインアクティブに変化した時に、
該デコーダ手段１２と該リセット信号発生手段１１に対
してリセットが終了した事を通知する機能を有するもの
であり、該クロック数カウンタ手段９は、該リセット検
出手段２８からのクロック数のカウントアクティブ信号
により当該クロック数のカウントを行う機能を有してお
り、当該デコーダ手段１２は、該リセット検出手段２８
からのリセット終了信号により該クロック数カウンタ手
段からのカウント値に対応した機能ブロックを選択する
為のセレクト信号を発生すると共に、該クロック数カウ
ンタ手段９のカウント値を初期化する機能を有し、又該
リセット信号発生手段１１は、該リセット検出手段２８
からのリセット終了信号によりリセット信号を発生する
機能を有するものであり、更に、該セレクタ手段１３
は、該デコーダ手段１２からのセレクト信号で機能ブロ
ックを選択し且つ該リセット信号発生手段１１からのリ
セット信号を当該選択された機能ブロックに出力する機
能を有するものである機能ブロックの選択的リセット装
置である。
リセット装置の第１９の具体例に付いて説明する。即
ち、図１８（Ａ）及び図１８（Ｂ）に示す様に、本具体
例に於いては、複数個の機能ブロックが一つの制御系に
より制御されるシステムに於いて、クロック信号入力手
段３、リセット信号入力手段４、該リセット信号入力手
段４に接続されたリセット検出手段２８、該クロック信
号入力手段３に接続されたクロック数カウンタ手段９、
リセット信号発生手段１１、デコーダ手段１２、及びセ
レクタ手段１３とから構成されており、該リセット検出
手段２８は、該リセット信号がアクティブの間、該クロ
ック数カウンタ手段９に対してクロック数のカウントを
アクティブにする信号を出力すると共に、該リセット信
号が、アクティブからインアクティブに変化した時に、
該デコーダ手段１２と該リセット信号発生手段１１に対
してリセットが終了した事を通知する機能を有するもの
であり、該クロック数カウンタ手段９は、該リセット検
出手段２８からのクロック数のカウントアクティブ信号
により当該クロック数のカウントを行う機能を有してお
り、当該デコーダ手段１２は、該リセット検出手段２８
からのリセット終了信号により該クロック数カウンタ手
段からのカウント値に対応した機能ブロックを選択する
為のセレクト信号を発生すると共に、該クロック数カウ
ンタ手段９のカウント値を初期化する機能を有し、又該
リセット信号発生手段１１は、該リセット検出手段２８
からのリセット終了信号によりリセット信号を発生する
機能を有するものであり、更に、該セレクタ手段１３
は、該デコーダ手段１２からのセレクト信号で機能ブロ
ックを選択し且つ該リセット信号発生手段１１からのリ
セット信号を当該選択された機能ブロックに出力する機
能を有するものである機能ブロックの選択的リセット装
置である。
【００９８】つまり、本具体例に於いては、リセット信
号がアクティブの間、クロック数カウンタ部９へクロッ
ク数のカウントをアクティブにする信号を出力し、リセ
ット信号がアクティブからインアクティブに変化したと
き、デコーダ部１２とリセット信号発生部１１に対して
リセットが終了したことを知らせる信号を出力するリセ
ット検出部２８と、リセット検出部２８からのクロック
数のカウントアクティブ信号によりクロック数のカウン
トを行うクロック数カウンタ部９と、リセット検出部２
８からのリセット終了信号により、クロック数カウンタ
部９からのカウント値で対応した機能ブロックをセレク
トするためのセレクト信号の発生及び、クロック数カウ
ンタ部のカウント値の初期化を行うデコーダ部１２と、
リセット検出部２８からのリセット終了信号の通知でリ
セット信号を生成するリセット信号発生部１１と、デコ
ーダ部１２からのセレクト信号で機能ブロックをセレク
トし、リセット信号発生部１１からのリセット信号をそ
の機能ブロックに出力するセレクタ部を備えたもので、
リセット信号のパルス幅をクロック数で監視して、その
クロック数に対応した機能ブロックをリセットできるよ
うにしたものである。
号がアクティブの間、クロック数カウンタ部９へクロッ
ク数のカウントをアクティブにする信号を出力し、リセ
ット信号がアクティブからインアクティブに変化したと
き、デコーダ部１２とリセット信号発生部１１に対して
リセットが終了したことを知らせる信号を出力するリセ
ット検出部２８と、リセット検出部２８からのクロック
数のカウントアクティブ信号によりクロック数のカウン
トを行うクロック数カウンタ部９と、リセット検出部２
８からのリセット終了信号により、クロック数カウンタ
部９からのカウント値で対応した機能ブロックをセレク
トするためのセレクト信号の発生及び、クロック数カウ
ンタ部のカウント値の初期化を行うデコーダ部１２と、
リセット検出部２８からのリセット終了信号の通知でリ
セット信号を生成するリセット信号発生部１１と、デコ
ーダ部１２からのセレクト信号で機能ブロックをセレク
トし、リセット信号発生部１１からのリセット信号をそ
の機能ブロックに出力するセレクタ部を備えたもので、
リセット信号のパルス幅をクロック数で監視して、その
クロック数に対応した機能ブロックをリセットできるよ
うにしたものである。
【００９９】尚、図１８（Ａ）のブロックダイアグラム
に示す各信号は、次の通りである。１８Ａ１はカウンタ
アクティブ信号でリセット信号がアクティブの間、クロ
ック数カウンタ部のカウントをアクティブにする信号。
１８Ａ２はリセット終了信号でリセット信号がアクティ
ブからインアクティブになったとき発生する信号。
に示す各信号は、次の通りである。１８Ａ１はカウンタ
アクティブ信号でリセット信号がアクティブの間、クロ
ック数カウンタ部のカウントをアクティブにする信号。
１８Ａ２はリセット終了信号でリセット信号がアクティ
ブからインアクティブになったとき発生する信号。
【０１００】１８Ａ３はクロック数カウント値信号でク
ロック数カウンタ部からのカウント値。１８Ａ４はクロ
ック数カウント値クリア信号でデコーダ部でデコード時
の、クロック数カウンタ部に対するカウント値クリア信
号。１８Ａ５はセレクト信号でデコーダ部によりデコー
ドされ、各機能ブロックをセレクトするためのセレクト
信号。
ロック数カウンタ部からのカウント値。１８Ａ４はクロ
ック数カウント値クリア信号でデコーダ部でデコード時
の、クロック数カウンタ部に対するカウント値クリア信
号。１８Ａ５はセレクト信号でデコーダ部によりデコー
ドされ、各機能ブロックをセレクトするためのセレクト
信号。
【０１０１】１８Ａ６はリセット信号でリセット終了信
号発生時の、リセット信号発生部により生成されたリセ
ット信号。即ち、本具体例に於いては、図１８（Ｂ）に
示すフローチャートに示す様な動作を行うものであっ
て、の波形図に示す様なクロック信号ＫＣＬＫの立ち
下がりに同期させて、リセット信号がアクティブである
か否かを判断するものであり、の波形図に示す様に、
“Ｌ”レベルをアクティブと判断する様に設定してあ
る。
号発生時の、リセット信号発生部により生成されたリセ
ット信号。即ち、本具体例に於いては、図１８（Ｂ）に
示すフローチャートに示す様な動作を行うものであっ
て、の波形図に示す様なクロック信号ＫＣＬＫの立ち
下がりに同期させて、リセット信号がアクティブである
か否かを判断するものであり、の波形図に示す様に、
“Ｌ”レベルをアクティブと判断する様に設定してあ
る。
【０１０２】従って、時刻ｔ１で該リセット検出手段２
８が、リセット信号のアクティブを検出すると、の１
８Ａ１に示す波形図の通り、その出力がクロック数カウ
ンタ手段９に入力されて、該クロック数カウンタ手段
は、クロック信号の数の計数を開始する。一方、時刻Ｔ
６に於いて、該リセット信号がインアクティブとなる
と、当該リセット検出手段２８から、ＮＯ１８Ａ２に
示す様なインアクティブ信号をリセット信号発生手段１
１とデコーダ手段１２に出力すると共に、該クロック数
カウンタ手段９にも通知されて、該クロック数カウンタ
手段９はカウント操作を停止する。
８が、リセット信号のアクティブを検出すると、の１
８Ａ１に示す波形図の通り、その出力がクロック数カウ
ンタ手段９に入力されて、該クロック数カウンタ手段
は、クロック信号の数の計数を開始する。一方、時刻Ｔ
６に於いて、該リセット信号がインアクティブとなる
と、当該リセット検出手段２８から、ＮＯ１８Ａ２に
示す様なインアクティブ信号をリセット信号発生手段１
１とデコーダ手段１２に出力すると共に、該クロック数
カウンタ手段９にも通知されて、該クロック数カウンタ
手段９はカウント操作を停止する。
【０１０３】同時に、該セレクタ手段１３に対して該リ
セット信号発生手段１１及び該デコーダ手段１２から、
それぞれの波形図との波形図に示す信号がセレクタ
手段１３に出力され、該セレクタ手段１３では、その信
号に基づいて、所定の機能ブロックを選択してリセット
操作をかける事になる。一方、時刻ｔ７に於いて、該デ
コーダ手段１２からの波形図１８Ａ４に示すカウント
値クリア信号がクロック数カウンタ手段９に出力され、
該クロック数カウンタ手段のカウント値が０に初期化さ
れる事になる。
セット信号発生手段１１及び該デコーダ手段１２から、
それぞれの波形図との波形図に示す信号がセレクタ
手段１３に出力され、該セレクタ手段１３では、その信
号に基づいて、所定の機能ブロックを選択してリセット
操作をかける事になる。一方、時刻ｔ７に於いて、該デ
コーダ手段１２からの波形図１８Ａ４に示すカウント
値クリア信号がクロック数カウンタ手段９に出力され、
該クロック数カウンタ手段のカウント値が０に初期化さ
れる事になる。
【０１０４】その他の動作は、上記各具体例と同様であ
るので説明は省略する。次に、本発明に係る機能ブロッ
クの選択的リセット装置の第２０の具体例に付いて説明
する。即ち、図１９（Ａ）及び図１９（Ｂ）に示す様
に、本具体例に於いては、複数個の機能ブロックが一つ
の制御系により制御されるシステムに於いて、クロック
信号入力手段３、リセット信号入力手段４、該リセット
信号入力手段４に接続されたリセット検出手段２８、該
クロック信号入力手段３に接続されたクロック数カウン
タ手段９、該リセット信号入力手段４に接続されたリセ
ット遅延手段３０、デコーダ手段１２、及びセレクタ手
段１３とから構成されており、該リセット検出手段２８
は、該リセット信号がアクティブの間、該クロック数カ
ウンタ手段９に対してクロック数のカウントをアクティ
ブにする信号を出力すると共に、該リセット信号が、ア
クティブからインアクティブに変化した時に、該デコー
ダ手段１２に対してリセットが終了した事を通知する機
能を有するものであり、該クロック数カウンタ手段９
は、該リセット検出手段２８からのクロック数のカウン
トアクティブ信号により当該クロック数のカウントを行
う機能を有しており、該リセット遅延手段３０は、入力
されるリセット信号から所定の時間遅延させた遅延信号
を発生し、その出力が該セレクタ手段１３に入力する機
能を有するものであり、当該デコーダ手段１２は、該リ
セット検出手段２８からのリセット終了信号により該ク
ロック数カウンタ手段９からのカウント値に対応した機
能ブロックを選択する為のセレクト信号を発生すると共
に、該クロック数カウンタ手段９のカウント値を初期化
する機能を有し、又該セレクタ手段１３は、該デコーダ
手段１２からのセレクト信号で機能ブロックを選択し且
つ該リセット遅延手段３０からの遅延信号により当該選
択された機能ブロックにリセット信号を出力する機能を
有するものである機能ブロックの選択的リセット装置で
ある。
るので説明は省略する。次に、本発明に係る機能ブロッ
クの選択的リセット装置の第２０の具体例に付いて説明
する。即ち、図１９（Ａ）及び図１９（Ｂ）に示す様
に、本具体例に於いては、複数個の機能ブロックが一つ
の制御系により制御されるシステムに於いて、クロック
信号入力手段３、リセット信号入力手段４、該リセット
信号入力手段４に接続されたリセット検出手段２８、該
クロック信号入力手段３に接続されたクロック数カウン
タ手段９、該リセット信号入力手段４に接続されたリセ
ット遅延手段３０、デコーダ手段１２、及びセレクタ手
段１３とから構成されており、該リセット検出手段２８
は、該リセット信号がアクティブの間、該クロック数カ
ウンタ手段９に対してクロック数のカウントをアクティ
ブにする信号を出力すると共に、該リセット信号が、ア
クティブからインアクティブに変化した時に、該デコー
ダ手段１２に対してリセットが終了した事を通知する機
能を有するものであり、該クロック数カウンタ手段９
は、該リセット検出手段２８からのクロック数のカウン
トアクティブ信号により当該クロック数のカウントを行
う機能を有しており、該リセット遅延手段３０は、入力
されるリセット信号から所定の時間遅延させた遅延信号
を発生し、その出力が該セレクタ手段１３に入力する機
能を有するものであり、当該デコーダ手段１２は、該リ
セット検出手段２８からのリセット終了信号により該ク
ロック数カウンタ手段９からのカウント値に対応した機
能ブロックを選択する為のセレクト信号を発生すると共
に、該クロック数カウンタ手段９のカウント値を初期化
する機能を有し、又該セレクタ手段１３は、該デコーダ
手段１２からのセレクト信号で機能ブロックを選択し且
つ該リセット遅延手段３０からの遅延信号により当該選
択された機能ブロックにリセット信号を出力する機能を
有するものである機能ブロックの選択的リセット装置で
ある。
【０１０５】即ち、本具体例に於いては、前記した第１
９の具体例に於けるリセット信号発生手段１１を取り払
い、リセット信号から遅延させた信号を生成するリセッ
ト遅延部３０を設けたものであって、各機能ブロックへ
のリセットを、リセット信号を遅延させた信号を利用し
て行う様にしたものである。尚、図１９（Ａ）のブロッ
クダイアグラムに示す各信号は、次の通りである。
９の具体例に於けるリセット信号発生手段１１を取り払
い、リセット信号から遅延させた信号を生成するリセッ
ト遅延部３０を設けたものであって、各機能ブロックへ
のリセットを、リセット信号を遅延させた信号を利用し
て行う様にしたものである。尚、図１９（Ａ）のブロッ
クダイアグラムに示す各信号は、次の通りである。
【０１０６】１９Ａ１はカウンタアクティブ信号でリセ
ット信号がアクティブの間、クロック数カウンタ部のカ
ウントをアクティブにする信号。１９Ａ２はリセット終
了信号でリセット信号がアクティブからインアクティブ
になったとき発生する信号。１９Ａ３はセレクト信号で
リセット終了信号発生時の、リセット信号発生部により
生成されたリセット信号。
ット信号がアクティブの間、クロック数カウンタ部のカ
ウントをアクティブにする信号。１９Ａ２はリセット終
了信号でリセット信号がアクティブからインアクティブ
になったとき発生する信号。１９Ａ３はセレクト信号で
リセット終了信号発生時の、リセット信号発生部により
生成されたリセット信号。
【０１０７】１９Ａ４はリセット遅延信号でリセット信
号を遅延させた信号。即ち、本具体例に於いては、図１
９（Ｂ）に示すフローチャートに示す様な動作を行うも
のであって、の波形図に示す様なクロック信号ＫＣＬ
Ｋの立ち下がりに同期させて、リセット信号がアクティ
ブであるか否かを判断するものであり、の波形図に示
す様に、“Ｌ”レベルをアクティブと判断する様に設定
してある。
号を遅延させた信号。即ち、本具体例に於いては、図１
９（Ｂ）に示すフローチャートに示す様な動作を行うも
のであって、の波形図に示す様なクロック信号ＫＣＬ
Ｋの立ち下がりに同期させて、リセット信号がアクティ
ブであるか否かを判断するものであり、の波形図に示
す様に、“Ｌ”レベルをアクティブと判断する様に設定
してある。
【０１０８】従って、時刻ｔ１で該リセット検出手段２
８が、リセット信号のアクティブを検出すると、の１
９Ａ１に示す波形図の通り、その出力がクロック数カウ
ンタ手段９に入力されて、該クロック数カウンタ手段
は、クロック信号の数の計数を開始する。一方、時刻ｔ
７に於いて、該リセット信号がインアクティブとなる
と、当該リセット検出手段２８から、ＮＯ１９Ａ２に
示す様なインアクティブ信号をデコーダ手段１２に出力
すると共に、該クロック数カウンタ手段９にも通知され
て、該クロック数カウンタ手段９はカウント操作を停止
する。
８が、リセット信号のアクティブを検出すると、の１
９Ａ１に示す波形図の通り、その出力がクロック数カウ
ンタ手段９に入力されて、該クロック数カウンタ手段
は、クロック信号の数の計数を開始する。一方、時刻ｔ
７に於いて、該リセット信号がインアクティブとなる
と、当該リセット検出手段２８から、ＮＯ１９Ａ２に
示す様なインアクティブ信号をデコーダ手段１２に出力
すると共に、該クロック数カウンタ手段９にも通知され
て、該クロック数カウンタ手段９はカウント操作を停止
する。
【０１０９】同時に、該セレクタ手段１３に対して該デ
コーダ手段１２から、それぞれの波形図１９Ａ３に示
す波形図に示す信号がセレクタ手段１３に出力され、該
セレクタ手段１３では、その信号に基づいて、所定の機
能ブロックを選択してリセット操作をかける事になる。
一方、該リセット遅延部３０から時刻ｔ１で該リセット
信号のアクティブ状態を検出してから、所定の時間遅延
させた時刻ｔ８に於いて、の波形図１９Ａ４に示す様
な極性が反転された遅延リセット信号を出力して該セレ
クタ手段１３に入力する。
コーダ手段１２から、それぞれの波形図１９Ａ３に示
す波形図に示す信号がセレクタ手段１３に出力され、該
セレクタ手段１３では、その信号に基づいて、所定の機
能ブロックを選択してリセット操作をかける事になる。
一方、該リセット遅延部３０から時刻ｔ１で該リセット
信号のアクティブ状態を検出してから、所定の時間遅延
させた時刻ｔ８に於いて、の波形図１９Ａ４に示す様
な極性が反転された遅延リセット信号を出力して該セレ
クタ手段１３に入力する。
【０１１０】その結果、の状態欄に示す様に、該セレ
クタ手段１３は、当該アクティブパその他の動作は、上
記各具体例と同様であるので説明は省略する。上記した
本具体例に於いては、さらに次の様な変形態様を採用す
る事も可能である。即ち、該リセット信号発生手段１１
は、該デコーダ手段１２からのセレクト信号のみが入力
される様に構成され、該リセット信号発生手段１１は、
当該セレクト信号により選択された所定の機能ブロック
に対応するリセットアクティブ時間幅を有するリセット
信号を発生する様に構成されていても良く、又、当該デ
コーダ手段１２には、更に外部入力信号により、エッジ
数カウンタに於けるカウンタ値とそれに対応する機能ブ
ロックとを任意に設定出来るレジスタテーブル手段１６
が設けられており、該デコーダ手段１２は、レジスタテ
ーブル手段１６から当該エッジ回数に対応する機能ブロ
ックを検索し、所定の機能ブロックを選択する為の変換
信号を該セレクタ手段１３に対して出力する様に構成さ
れていても良く、更には、該リセット信号発生手段１１
には、更に、該リセットアクティブ時間を任意に設定出
来る、外部信号により駆動されるレジスタ手段２６が設
けられており、且つ該リセット信号発生手段１１により
リセットアクティブ時間の設定値を検索して、任意のリ
セットアクティブ時間をもつリセット信号を生成する機
能を有する様に構成されたものであっても良い。
クタ手段１３は、当該アクティブパその他の動作は、上
記各具体例と同様であるので説明は省略する。上記した
本具体例に於いては、さらに次の様な変形態様を採用す
る事も可能である。即ち、該リセット信号発生手段１１
は、該デコーダ手段１２からのセレクト信号のみが入力
される様に構成され、該リセット信号発生手段１１は、
当該セレクト信号により選択された所定の機能ブロック
に対応するリセットアクティブ時間幅を有するリセット
信号を発生する様に構成されていても良く、又、当該デ
コーダ手段１２には、更に外部入力信号により、エッジ
数カウンタに於けるカウンタ値とそれに対応する機能ブ
ロックとを任意に設定出来るレジスタテーブル手段１６
が設けられており、該デコーダ手段１２は、レジスタテ
ーブル手段１６から当該エッジ回数に対応する機能ブロ
ックを検索し、所定の機能ブロックを選択する為の変換
信号を該セレクタ手段１３に対して出力する様に構成さ
れていても良く、更には、該リセット信号発生手段１１
には、更に、該リセットアクティブ時間を任意に設定出
来る、外部信号により駆動されるレジスタ手段２６が設
けられており、且つ該リセット信号発生手段１１により
リセットアクティブ時間の設定値を検索して、任意のリ
セットアクティブ時間をもつリセット信号を生成する機
能を有する様に構成されたものであっても良い。
【０１１１】次に、本発明に係る機能ブロックの選択的
リセット装置の第２１の具体例に付いて説明する。即
ち、図２０（Ａ）及び図２０（Ｂ）に示す様に、本具体
例に於いては、複数個の機能ブロックが一つの制御系に
より制御されるシステムに於いて、クロック信号入力手
段３、リセット信号入力手段４、該リセット信号ＲＳＥ
から当該リセット信号に於けるエッジを検出するエッジ
検出手段７、該エッジ検出手段７からの出力信号を入力
して該リセット信号のエッジ回数を計数するエッジ回数
カウンタ手段８、該クロック信号入力手段３に接続さ
れ、当該クロック信号をカウントするクロック数カウン
タ手段９、該エッジ回数カウンタ手段８のカウント値を
ラッチするラッチ手段３１、当該エッジ回数カウンタ手
段８のカウント値と該ラッチ手段３１に記憶されたカウ
ント値とを比較する検査手段３２、リセット信号発生手
段１１、デコーダ手段１２、及びセレクタ手段１３とか
ら構成されており、該エッジ検出手段７は、該リセット
信号からエッジを検出して該クロック数カウンタ手段９
と該エッジ回数カウンタ手段８へ検出信号を出力するも
のであり、該クロック数カウンタ手段９は、該エッジ検
出手段７からからの信号を受信する毎にカウント値を初
期化してからクロック数のカウントを開始し、カウント
アウト発生により当該カウントアウト信号を該リセット
信号発生手段１１と該デコーダ手段１２に通知する機能
を有しており、当該ラッチ手段３１は、該デコーダ手段
１２からのエッジ回数カウント値ラッチ指示信号により
当該エッジ回数カウンタ手段８のカウント値を記憶する
機能を有するものであり、又、該検査手段３２は、該エ
ッジ回数カウンタ手段８のカウント値と該ラッチ手段３
１に記憶されたカウント値とを差分を演算して当該デコ
ーダ手段１２にその結果を出力する機能を有しており、
当該デコーダ手段１２は、該クロック数カウンタ手段９
からのカウントアウト信号により該検査手段３２からの
演算値に対応する機能ブロックを選択するセレクト信号
を発生すると同時に、該クロック数カウンタ手段９のカ
ウント値を初期化し、該クロック数カウンタ手段９のカ
ウント動作を停止させ、更には該ラッチ手段３１に対す
るエッジ回数カウント値のラッチ指示信号を出力する機
能を有しており、該リセット信号発生手段１１は、該ク
ロック数カウンタ手段９からのカウントアウト信号によ
りリセット信号を生成するものであり、且つ該セレクタ
手段１３は、該デコーダ手段１２からのセレクト信号に
より所定の機能ブロックを選択し、該リセット信号発生
手段１１からのリセット信号により当該機能ブロックに
対してリセット信号を出力する機能を有するものである
機能ブロックの選択的リセット装置である。
リセット装置の第２１の具体例に付いて説明する。即
ち、図２０（Ａ）及び図２０（Ｂ）に示す様に、本具体
例に於いては、複数個の機能ブロックが一つの制御系に
より制御されるシステムに於いて、クロック信号入力手
段３、リセット信号入力手段４、該リセット信号ＲＳＥ
から当該リセット信号に於けるエッジを検出するエッジ
検出手段７、該エッジ検出手段７からの出力信号を入力
して該リセット信号のエッジ回数を計数するエッジ回数
カウンタ手段８、該クロック信号入力手段３に接続さ
れ、当該クロック信号をカウントするクロック数カウン
タ手段９、該エッジ回数カウンタ手段８のカウント値を
ラッチするラッチ手段３１、当該エッジ回数カウンタ手
段８のカウント値と該ラッチ手段３１に記憶されたカウ
ント値とを比較する検査手段３２、リセット信号発生手
段１１、デコーダ手段１２、及びセレクタ手段１３とか
ら構成されており、該エッジ検出手段７は、該リセット
信号からエッジを検出して該クロック数カウンタ手段９
と該エッジ回数カウンタ手段８へ検出信号を出力するも
のであり、該クロック数カウンタ手段９は、該エッジ検
出手段７からからの信号を受信する毎にカウント値を初
期化してからクロック数のカウントを開始し、カウント
アウト発生により当該カウントアウト信号を該リセット
信号発生手段１１と該デコーダ手段１２に通知する機能
を有しており、当該ラッチ手段３１は、該デコーダ手段
１２からのエッジ回数カウント値ラッチ指示信号により
当該エッジ回数カウンタ手段８のカウント値を記憶する
機能を有するものであり、又、該検査手段３２は、該エ
ッジ回数カウンタ手段８のカウント値と該ラッチ手段３
１に記憶されたカウント値とを差分を演算して当該デコ
ーダ手段１２にその結果を出力する機能を有しており、
当該デコーダ手段１２は、該クロック数カウンタ手段９
からのカウントアウト信号により該検査手段３２からの
演算値に対応する機能ブロックを選択するセレクト信号
を発生すると同時に、該クロック数カウンタ手段９のカ
ウント値を初期化し、該クロック数カウンタ手段９のカ
ウント動作を停止させ、更には該ラッチ手段３１に対す
るエッジ回数カウント値のラッチ指示信号を出力する機
能を有しており、該リセット信号発生手段１１は、該ク
ロック数カウンタ手段９からのカウントアウト信号によ
りリセット信号を生成するものであり、且つ該セレクタ
手段１３は、該デコーダ手段１２からのセレクト信号に
より所定の機能ブロックを選択し、該リセット信号発生
手段１１からのリセット信号により当該機能ブロックに
対してリセット信号を出力する機能を有するものである
機能ブロックの選択的リセット装置である。
【０１１２】つまり、本具体例に於いては、検査部３２
とラッチ手段３１を設ける事によって、エッジ回数カウ
ンタ手段８でのカウント値とラッチ手段３１にラッチさ
れているカウント値との差分値を演算してその結果に対
応した機能ブロックを選択してリセットする様にしたも
のである。本具体例は、上記した図５（Ａ）〜（Ｃ）に
示す第６の具体例に於ける機能ブロックの選択的リセッ
ト方法と同一の範疇に属するものである。
とラッチ手段３１を設ける事によって、エッジ回数カウ
ンタ手段８でのカウント値とラッチ手段３１にラッチさ
れているカウント値との差分値を演算してその結果に対
応した機能ブロックを選択してリセットする様にしたも
のである。本具体例は、上記した図５（Ａ）〜（Ｃ）に
示す第６の具体例に於ける機能ブロックの選択的リセッ
ト方法と同一の範疇に属するものである。
【０１１３】尚、図２０（Ａ）のブロックダイアグラム
に示す各信号は、次の通りである。２０Ａ１はエッジ回
数カウント信号でエッジ検出時の、エッジ回数カウンタ
部に対する信号。２０Ａ２はクロック数カウントクリア
及びカウントスタート信号でエッジ検出時の、クロック
数カウンタ部に対するカウントクリアとカウントスター
ト信号。
に示す各信号は、次の通りである。２０Ａ１はエッジ回
数カウント信号でエッジ検出時の、エッジ回数カウンタ
部に対する信号。２０Ａ２はクロック数カウントクリア
及びカウントスタート信号でエッジ検出時の、クロック
数カウンタ部に対するカウントクリアとカウントスター
ト信号。
【０１１４】２０Ａ３はクロック数カウントアウト信号
でクロック数カウンタ部からのカウントアウト信号。２
０Ａ４はラッチしたカウント値信号でラッチしたエッジ
回数カウント値。２０Ａ５はカウント値差信号でエッジ
回数カウンタ部からのカウント値と、ラッチからのカウ
ント値の差を示した信号。
でクロック数カウンタ部からのカウントアウト信号。２
０Ａ４はラッチしたカウント値信号でラッチしたエッジ
回数カウント値。２０Ａ５はカウント値差信号でエッジ
回数カウンタ部からのカウント値と、ラッチからのカウ
ント値の差を示した信号。
【０１１５】２０Ａ６はクロック数カウントクリア及び
カウントストップ信号でデコーダ部でのデコード時の、
クロック数カウンタ部に対するカウントクリアとカウン
トストップ信号。２０Ａ７はカウント値ラッチ信号でエ
ッジ回数カウント値をラッチするための信号。
カウントストップ信号でデコーダ部でのデコード時の、
クロック数カウンタ部に対するカウントクリアとカウン
トストップ信号。２０Ａ７はカウント値ラッチ信号でエ
ッジ回数カウント値をラッチするための信号。
【０１１６】２０Ａ８はエッジ回数カウント値信号でエ
ッジ回数カウンタ部からのカウント値。２０Ａ９はセレ
クト信号でデコーダ部によりデコードされ、各機能ブロ
ックをセレクトするためのセレクト信号。２０Ａ１０は
リセット信号でクロック数カウントアウト時の、リセッ
ト信号発生部により生成されたリセット信号。
ッジ回数カウンタ部からのカウント値。２０Ａ９はセレ
クト信号でデコーダ部によりデコードされ、各機能ブロ
ックをセレクトするためのセレクト信号。２０Ａ１０は
リセット信号でクロック数カウントアウト時の、リセッ
ト信号発生部により生成されたリセット信号。
【０１１７】即ち、本具体例に於いては、図２０（Ｂ）
のタイミングチャートに示す様に、クロック信号ＫＣＬ
Ｋの立ち下がりに同期させて、該リセット信号ＲＳＥの
エッジを検出する様になし、時刻ｔ１から時刻ｔ５迄の
間にリセット信号ＲＳＥのエッジが５回、Ｅ１〜Ｅ５が
検出される場合を想定したものに於いて、該エッジ検出
手段７からエッジ回数カウンタ手段８に出力されるカウ
ント信号はの波形２０Ａ１に示すようになり、又クロ
ック数カウンタ手段９に出力されるカウントクリア及び
カウントスタート信号は、の波形２０Ａ２に示される
様になる。
のタイミングチャートに示す様に、クロック信号ＫＣＬ
Ｋの立ち下がりに同期させて、該リセット信号ＲＳＥの
エッジを検出する様になし、時刻ｔ１から時刻ｔ５迄の
間にリセット信号ＲＳＥのエッジが５回、Ｅ１〜Ｅ５が
検出される場合を想定したものに於いて、該エッジ検出
手段７からエッジ回数カウンタ手段８に出力されるカウ
ント信号はの波形２０Ａ１に示すようになり、又クロ
ック数カウンタ手段９に出力されるカウントクリア及び
カウントスタート信号は、の波形２０Ａ２に示される
様になる。
【０１１８】一方、時刻ｔ５に於いて、リセット信号Ｒ
ＳＥの最終エッジＥ５が検出されてから所定の期間、即
ちクロックパルス３個分経過した時刻ｔ８に於いて、該
クロック数カウンタ手段９よりの波形図２０Ａ３に示
す様なカウントアウト信号が出力され、リセット信号発
生手段１１とデコーダ手段１２に入力される。又、本具
体例に於けるラッチ手段３１は、の２０Ａ１１に示す
様に、前回の操作に於いて当該エッジ回数カウンタ手段
に於けるカウント値３をラッチしているものとすると、
該ラッチ回路３１に於けるカウント値は、該エッジ回数
カウンタ手段８から時刻ｔ１からｔ５に於いて出力パル
スが入力されるので、(10)の２０Ａ４に示す様に、４〜
８と増加していく。
ＳＥの最終エッジＥ５が検出されてから所定の期間、即
ちクロックパルス３個分経過した時刻ｔ８に於いて、該
クロック数カウンタ手段９よりの波形図２０Ａ３に示
す様なカウントアウト信号が出力され、リセット信号発
生手段１１とデコーダ手段１２に入力される。又、本具
体例に於けるラッチ手段３１は、の２０Ａ１１に示す
様に、前回の操作に於いて当該エッジ回数カウンタ手段
に於けるカウント値３をラッチしているものとすると、
該ラッチ回路３１に於けるカウント値は、該エッジ回数
カウンタ手段８から時刻ｔ１からｔ５に於いて出力パル
スが入力されるので、(10)の２０Ａ４に示す様に、４〜
８と増加していく。
【０１１９】同時に、該検査部３２にも該エッジ回数カ
ウンタ手段８から時刻ｔ１からｔ５に於いて出力パルス
が入力されるので、該検査部３２から出力される該エッ
ジ回数カウンタ手段８のカウント値と該ラッチ手段３１
に記憶されたカウント値とを差分値は、の２０Ａ５に
示す値となる。そして、時刻ｔ８に於いて、に示すカ
ウントアウト信号が出力される結果、該デコーダ手段１
２から、該ラッチ回路３１の値８をラッチする信号が
の２０Ａ７に示される様に該ラッチ回路３１に出力され
ると同時に該クロック数カウンタ手段９のカウント値の
カウントをストップさせ且つカウント値をクリアする為
の信号が、の２０Ａ６に示す様に出力される。
ウンタ手段８から時刻ｔ１からｔ５に於いて出力パルス
が入力されるので、該検査部３２から出力される該エッ
ジ回数カウンタ手段８のカウント値と該ラッチ手段３１
に記憶されたカウント値とを差分値は、の２０Ａ５に
示す値となる。そして、時刻ｔ８に於いて、に示すカ
ウントアウト信号が出力される結果、該デコーダ手段１
２から、該ラッチ回路３１の値８をラッチする信号が
の２０Ａ７に示される様に該ラッチ回路３１に出力され
ると同時に該クロック数カウンタ手段９のカウント値の
カウントをストップさせ且つカウント値をクリアする為
の信号が、の２０Ａ６に示す様に出力される。
【０１２０】又、該デコーダ手段１２から該セレクタ手
段１３に対して、該検査部３２から出力された当該差分
値である５と対応する機能ブロック、例えば機能ブロッ
クＡを選択するセレクト信号が、(11)の２０Ａ９に示す
様に出力される。その後の動作は、従来と同一であるの
で、以下の説明は省略する。尚、上記具体例に於いて
は、例えば当該エッジ検出手段７に於けるリセット信号
のエッジ間隔を、該リセット信号から生成した遅延信号
に基づいて検出する様に構成しても良い。
段１３に対して、該検査部３２から出力された当該差分
値である５と対応する機能ブロック、例えば機能ブロッ
クＡを選択するセレクト信号が、(11)の２０Ａ９に示す
様に出力される。その後の動作は、従来と同一であるの
で、以下の説明は省略する。尚、上記具体例に於いて
は、例えば当該エッジ検出手段７に於けるリセット信号
のエッジ間隔を、該リセット信号から生成した遅延信号
に基づいて検出する様に構成しても良い。
【０１２１】次に、本発明に係る機能ブロックの選択的
リセット装置の第２２の具体例に付いて説明する。即
ち、図２１（Ａ）及び図２１（Ｂ）に示す様に、本具体
例に於いては、上記した第２１の具体例に於いて、エッ
ジ検出手段７に代えて、図１８（Ａ）に示す様なリセッ
ト信号のアクティブ期間を検出するリセット検出手段２
８を設けたものである。
リセット装置の第２２の具体例に付いて説明する。即
ち、図２１（Ａ）及び図２１（Ｂ）に示す様に、本具体
例に於いては、上記した第２１の具体例に於いて、エッ
ジ検出手段７に代えて、図１８（Ａ）に示す様なリセッ
ト信号のアクティブ期間を検出するリセット検出手段２
８を設けたものである。
【０１２２】具体的には、複数個の機能ブロックが一つ
の制御系により制御されるシステムに於いて、クロック
信号入力手段３、リセット信号入力手段４、該リセット
信号入力手段４に接続されたリセット検出手段２８、該
クロック信号入力手段３に接続され、当該クロック信号
をカウントするクロック数カウンタ手段９、該クロック
数カウンタ手段９のカウント値をラッチするラッチ手段
３１、当該クロック数カウンタ手段９のカウント値と該
ラッチ手段３１に記憶されたカウント値とを比較する検
査手段３２、リセット信号発生手段１１、デコーダ手段
１２、及びセレクタ手段１３とから構成されており、該
リセット検出手段２８は、該リセット信号がアクティブ
の間、該クロック数カウンタ手段９に対してクロック数
のカウントをアクティブにする信号を出力すると共に、
該リセット信号が、アクティブからインアクティブに変
化した時に、該デコーダ手段と該リセット信号発生手段
１１に対してリセットが終了した事を通知する機能を有
するものであり、該クロック数カウンタ手段９は、該リ
セット検出手段２８からのクロック数のカウントアクテ
ィブ信号により当該クロック数のカウントを行う機能を
有しており、当該ラッチ手段３１は、該デコーダ手段１
２からのクロック数カウンタ値ラッチ指示信号により当
該クロック数カウンタ手段９のカウント値を記憶する機
能を有するものであり、又、該検査手段３２は、該クロ
ック数カウンタ手段９のカウント値と該ラッチ手段３１
に記憶されたカウント値とを差分を演算して当該デコー
ダ手段１２にその結果を出力する機能を有しており、当
該デコーダ手段１２は、該リセット検出手段２８からの
リセット終了信号により該検査手段３２からの演算値に
対応する機能ブロックを選択するセレクト信号を発生す
ると同時に、該ラッチ手段３１に対するクロック数カウ
ント値のラッチ指示を行う機能を有しており、該リセッ
ト信号発生手段１１は、リセット検出手段２８からのリ
セット終了信号によりリセット信号を発生する機能を有
しており、且つ該セレクタ手段１３は、該デコーダ手段
１２からのセレクト信号により所定の機能ブロックを選
択し、該リセット信号発生手段１１からのリセット信号
により当該機能ブロックに対してリセット信号を出力す
る機能を有する様に構成させてりる機能ブロックの選択
的リセット装置である。
の制御系により制御されるシステムに於いて、クロック
信号入力手段３、リセット信号入力手段４、該リセット
信号入力手段４に接続されたリセット検出手段２８、該
クロック信号入力手段３に接続され、当該クロック信号
をカウントするクロック数カウンタ手段９、該クロック
数カウンタ手段９のカウント値をラッチするラッチ手段
３１、当該クロック数カウンタ手段９のカウント値と該
ラッチ手段３１に記憶されたカウント値とを比較する検
査手段３２、リセット信号発生手段１１、デコーダ手段
１２、及びセレクタ手段１３とから構成されており、該
リセット検出手段２８は、該リセット信号がアクティブ
の間、該クロック数カウンタ手段９に対してクロック数
のカウントをアクティブにする信号を出力すると共に、
該リセット信号が、アクティブからインアクティブに変
化した時に、該デコーダ手段と該リセット信号発生手段
１１に対してリセットが終了した事を通知する機能を有
するものであり、該クロック数カウンタ手段９は、該リ
セット検出手段２８からのクロック数のカウントアクテ
ィブ信号により当該クロック数のカウントを行う機能を
有しており、当該ラッチ手段３１は、該デコーダ手段１
２からのクロック数カウンタ値ラッチ指示信号により当
該クロック数カウンタ手段９のカウント値を記憶する機
能を有するものであり、又、該検査手段３２は、該クロ
ック数カウンタ手段９のカウント値と該ラッチ手段３１
に記憶されたカウント値とを差分を演算して当該デコー
ダ手段１２にその結果を出力する機能を有しており、当
該デコーダ手段１２は、該リセット検出手段２８からの
リセット終了信号により該検査手段３２からの演算値に
対応する機能ブロックを選択するセレクト信号を発生す
ると同時に、該ラッチ手段３１に対するクロック数カウ
ント値のラッチ指示を行う機能を有しており、該リセッ
ト信号発生手段１１は、リセット検出手段２８からのリ
セット終了信号によりリセット信号を発生する機能を有
しており、且つ該セレクタ手段１３は、該デコーダ手段
１２からのセレクト信号により所定の機能ブロックを選
択し、該リセット信号発生手段１１からのリセット信号
により当該機能ブロックに対してリセット信号を出力す
る機能を有する様に構成させてりる機能ブロックの選択
的リセット装置である。
【０１２３】尚、図２１（Ａ）のブロックダイアグラム
に示す各信号は、次の通りである。２１Ａ１はカウンタ
アクティブ信号でリセット信号がアクティブの間、クロ
ック数カウンタ部のカウントをアクティブにする信号。
２１Ａ２はリセット終了信号でリセット信号がアクティ
ブからインアクティブになったとき発生する信号。
に示す各信号は、次の通りである。２１Ａ１はカウンタ
アクティブ信号でリセット信号がアクティブの間、クロ
ック数カウンタ部のカウントをアクティブにする信号。
２１Ａ２はリセット終了信号でリセット信号がアクティ
ブからインアクティブになったとき発生する信号。
【０１２４】２１Ａ３はラッチしたカウント値信号でラ
ッチしたクロック数カウント値。２１Ａ４はカウント値
差信号でクロック数カウンタ部からのカウント値と、ラ
ッチからのカウント値の差を示した信号。２１Ａ５はカ
ウント値ラッチ信号でクロック数カウント値をラッチす
るための信号。
ッチしたクロック数カウント値。２１Ａ４はカウント値
差信号でクロック数カウンタ部からのカウント値と、ラ
ッチからのカウント値の差を示した信号。２１Ａ５はカ
ウント値ラッチ信号でクロック数カウント値をラッチす
るための信号。
【０１２５】２１Ａ６はクロック数カウント値信号でク
ロック数カウンタ部からのカウント値。２１Ａ７はセレ
クト信号でデコーダ部によりデコードされ、各機能ブロ
ックをセレクトするためのセレクト信号。２１Ａ８はリ
セット信号でリセット終了信号発生時の、リセット信号
発生部により生成されたリセット信号。
ロック数カウンタ部からのカウント値。２１Ａ７はセレ
クト信号でデコーダ部によりデコードされ、各機能ブロ
ックをセレクトするためのセレクト信号。２１Ａ８はリ
セット信号でリセット終了信号発生時の、リセット信号
発生部により生成されたリセット信号。
【０１２６】即ち、本具体例に於いては、図２１（Ｂ）
のタイミングチャートに示す様に、基本的な動作は、図
１８（Ｂ）に示されたタイミングチャートの略同一であ
るが、異なる点としては、図２０（Ｂ）のタイミングチ
ャートが、該クロック数カウンタ手段９のカウントアウ
ト信号によりリセット信号発生手段１１、デコーダ手段
１２、セレクタ手段１３及びラッチ回路手段３１と検査
手段３２を制御しているのに対し、本具体例では、に
於ける波形２１Ａ２のリセット信号のインアクティブ検
出信号により制御が行われる点である。
のタイミングチャートに示す様に、基本的な動作は、図
１８（Ｂ）に示されたタイミングチャートの略同一であ
るが、異なる点としては、図２０（Ｂ）のタイミングチ
ャートが、該クロック数カウンタ手段９のカウントアウ
ト信号によりリセット信号発生手段１１、デコーダ手段
１２、セレクタ手段１３及びラッチ回路手段３１と検査
手段３２を制御しているのに対し、本具体例では、に
於ける波形２１Ａ２のリセット信号のインアクティブ検
出信号により制御が行われる点である。
【０１２７】従って その他の動作は、従来と同一であ
るので、以下の説明は省略する。次に、本発明に係る機
能ブロックの選択的リセット装置の第２３の具体例に付
いて説明する。即ち、図２２（Ａ）及び図２２（Ｂ）に
示す様に、本具体例に於いては、複数個の機能ブロック
が一つの制御系により制御されるシステムに於いて、ク
ロック信号入力手段３、リセット信号入力手段４、該リ
セット信号ＲＳＥから当該リセット信号ＲＳＥに於ける
エッジを検出するエッジ検出手段７、該エッジ検出手段
７からの出力信号を入力して該リセット信号のエッジ回
数を計数するエッジ回数カウンタ手段８、該クロック信
号入力手段３に接続され、当該クロック信号をカウント
するクロック数カウンタ手段９、リセット信号発生手段
１１、デコーダ手段１２、及びセレクタ手段１３とから
構成されており、該エッジ検出手段７は、該リセット信
号からエッジを検出して該クロック数カウンタ手段９と
該エッジ回数カウンタ手段８へ検出信号を出力するもの
であり、該クロック数カウンタ手段９は、該エッジ検出
手段７からからの信号を受信する毎にカウント値を初期
化してからクロック数のカウントを開始し、カウントア
ウト発生により当該エッジ回数カウンタ手段のカウント
値を初期化してから、自らのクロック数カウント値を初
期化する機能を有するものであり、当該デコーダ手段１
２は、該エッジ回数カウンタ手段からのカウント値を常
時デコードして有効なカウント値のデコード値に対応す
る所定の機能ブロックを選択するセレクト信号を発生す
ると同時に、該リセット信号発生手段１１に対してデコ
ードが完了したことを通知する機能を有しており、該リ
セット信号発生手段１１は、該デコーダ手段１２からの
デコード完了信号によってリセット信号を発生する機能
を有しており、且つ該セレクタ手段１３は、該デコーダ
手段１２からのセレクト信号により所定の機能ブロック
を選択し、該リセット信号発生手段１１からのリセット
信号により当該機能ブロックに対してリセット信号を出
力する機能を有する様に構成された機能ブロックの選択
的リセット装置である。
るので、以下の説明は省略する。次に、本発明に係る機
能ブロックの選択的リセット装置の第２３の具体例に付
いて説明する。即ち、図２２（Ａ）及び図２２（Ｂ）に
示す様に、本具体例に於いては、複数個の機能ブロック
が一つの制御系により制御されるシステムに於いて、ク
ロック信号入力手段３、リセット信号入力手段４、該リ
セット信号ＲＳＥから当該リセット信号ＲＳＥに於ける
エッジを検出するエッジ検出手段７、該エッジ検出手段
７からの出力信号を入力して該リセット信号のエッジ回
数を計数するエッジ回数カウンタ手段８、該クロック信
号入力手段３に接続され、当該クロック信号をカウント
するクロック数カウンタ手段９、リセット信号発生手段
１１、デコーダ手段１２、及びセレクタ手段１３とから
構成されており、該エッジ検出手段７は、該リセット信
号からエッジを検出して該クロック数カウンタ手段９と
該エッジ回数カウンタ手段８へ検出信号を出力するもの
であり、該クロック数カウンタ手段９は、該エッジ検出
手段７からからの信号を受信する毎にカウント値を初期
化してからクロック数のカウントを開始し、カウントア
ウト発生により当該エッジ回数カウンタ手段のカウント
値を初期化してから、自らのクロック数カウント値を初
期化する機能を有するものであり、当該デコーダ手段１
２は、該エッジ回数カウンタ手段からのカウント値を常
時デコードして有効なカウント値のデコード値に対応す
る所定の機能ブロックを選択するセレクト信号を発生す
ると同時に、該リセット信号発生手段１１に対してデコ
ードが完了したことを通知する機能を有しており、該リ
セット信号発生手段１１は、該デコーダ手段１２からの
デコード完了信号によってリセット信号を発生する機能
を有しており、且つ該セレクタ手段１３は、該デコーダ
手段１２からのセレクト信号により所定の機能ブロック
を選択し、該リセット信号発生手段１１からのリセット
信号により当該機能ブロックに対してリセット信号を出
力する機能を有する様に構成された機能ブロックの選択
的リセット装置である。
【０１２８】即ち、本具体例に於いては、リセット信号
のエッジ検出間隔をクロック信号によって監視するもの
であって、デコーダ手段１２のデコード処理を常時行う
様にして、有効なデコード処理結果であれば、対応する
機能ブロックをリセットする様にしたものである。尚、
図２２（Ａ）のブロックダイアグラムに示す各信号は、
次の通りである。
のエッジ検出間隔をクロック信号によって監視するもの
であって、デコーダ手段１２のデコード処理を常時行う
様にして、有効なデコード処理結果であれば、対応する
機能ブロックをリセットする様にしたものである。尚、
図２２（Ａ）のブロックダイアグラムに示す各信号は、
次の通りである。
【０１２９】２２Ａ１はエッジ回数カウント信号でエッ
ジ検出時の、エッジ回数カウンタ部に対するカウント信
号。２２Ａ２はクロック数カウントクリア信号でエッジ
検出時の、クロック数カウンタ部に対するカウントクリ
ア信号。２２Ａ３はエッジ回数カウント値クリア信号で
クロック数カウンタ部のカウントアウトにより、エッジ
回数カウント値をクリアするための信号。
ジ検出時の、エッジ回数カウンタ部に対するカウント信
号。２２Ａ２はクロック数カウントクリア信号でエッジ
検出時の、クロック数カウンタ部に対するカウントクリ
ア信号。２２Ａ３はエッジ回数カウント値クリア信号で
クロック数カウンタ部のカウントアウトにより、エッジ
回数カウント値をクリアするための信号。
【０１３０】２２Ａ４はエッジ回数カウント値信号でエ
ッジ回数カウンタ部からのカウント値。２２Ａ５はデコ
ード完了信号でデコーダ部からのデコードが完了したこ
とを伝える信号。２２Ａ６はセレクト信号でデコーダ部
によりデコードされ、各機能ブロックをセレクトするた
めのセレクト信号。
ッジ回数カウンタ部からのカウント値。２２Ａ５はデコ
ード完了信号でデコーダ部からのデコードが完了したこ
とを伝える信号。２２Ａ６はセレクト信号でデコーダ部
によりデコードされ、各機能ブロックをセレクトするた
めのセレクト信号。
【０１３１】２２Ａ７はリセット信号でデコード完了信
号を受けて、リセット信号発生部により生成されたリセ
ット信号。即ち、本具体例に於いては、図２２（Ｂ）の
タイミングチャートに示す様に、基本的な動作は、図６
（Ｂ）に示されたタイミングチャートの略同一であり、
当該具体例に於いては、該クロック数カウンタ手段９
が、カウントアウトする以前に於いて、予め定められた
複数個の機能ブロックに対応するリセット信号のエッジ
回数が検出された場合には、当該エッジ回数カウンタ値
の小さい順に順次、対応する機能ブロックにリセットを
かける様にしたものである。
号を受けて、リセット信号発生部により生成されたリセ
ット信号。即ち、本具体例に於いては、図２２（Ｂ）の
タイミングチャートに示す様に、基本的な動作は、図６
（Ｂ）に示されたタイミングチャートの略同一であり、
当該具体例に於いては、該クロック数カウンタ手段９
が、カウントアウトする以前に於いて、予め定められた
複数個の機能ブロックに対応するリセット信号のエッジ
回数が検出された場合には、当該エッジ回数カウンタ値
の小さい順に順次、対応する機能ブロックにリセットを
かける様にしたものである。
【０１３２】つまり、に示すクロック信号ＣＬＫに対
して、に示す様にリセット信号のエッジが発生してい
るとすると、該エッジ回数カウンタ手段８のカウンタ値
は、の２２Ａ４に示す様にカウント値が増加して行
く。一方、予め所定の機能ブロックに対して、特定のエ
ッジ回数を設定しておくと、例えば、機能ブロックＫＢ
に対しては、エッジ回数が３となった場合にリセットを
かける様に設定し、又機能ブロックＫＣに対しては、エ
ッジ回数が７となった場合にリセットをかける様に設定
しておくと、の２２Ａ３に示す様に、クロック数カウ
ンタ手段９のカウントアウト信号が出力される以前に、
該エッジ回数カウンタ手段８のカウント値が３と７を示
す時点で、の波形２２Ａ５に示すデコード完了信号
が、リセット信号発生手段１１に出力され、又該セレク
タ手段１３には、に於ける波形２２Ａ６に示す様に、
所定の機能ブロックをセレクトするセレクト信号が出力
されるので、時刻Ｔ１に於いて、該機能ブロックＫＢが
選択的にリセットされ、又時刻Ｔ２に於いて該機能ブロ
ックＫＣが選択的にリセットされる事になる。
して、に示す様にリセット信号のエッジが発生してい
るとすると、該エッジ回数カウンタ手段８のカウンタ値
は、の２２Ａ４に示す様にカウント値が増加して行
く。一方、予め所定の機能ブロックに対して、特定のエ
ッジ回数を設定しておくと、例えば、機能ブロックＫＢ
に対しては、エッジ回数が３となった場合にリセットを
かける様に設定し、又機能ブロックＫＣに対しては、エ
ッジ回数が７となった場合にリセットをかける様に設定
しておくと、の２２Ａ３に示す様に、クロック数カウ
ンタ手段９のカウントアウト信号が出力される以前に、
該エッジ回数カウンタ手段８のカウント値が３と７を示
す時点で、の波形２２Ａ５に示すデコード完了信号
が、リセット信号発生手段１１に出力され、又該セレク
タ手段１３には、に於ける波形２２Ａ６に示す様に、
所定の機能ブロックをセレクトするセレクト信号が出力
されるので、時刻Ｔ１に於いて、該機能ブロックＫＢが
選択的にリセットされ、又時刻Ｔ２に於いて該機能ブロ
ックＫＣが選択的にリセットされる事になる。
【０１３３】次に、本発明に係る機能ブロックの選択的
リセット装置の第２４の具体例に付いて説明する。即
ち、図２３（Ａ）及び図２３（Ｂ）に示す様に、本具体
例に於いては、複数個の機能ブロックが一つの制御系に
より制御されるシステムに於いて、リセット信号入力手
段４、該リセット信号ＲＳＥから当該リセット信号に於
けるエッジを検出するエッジ検出手段７、該エッジ検出
手段７からの出力信号を入力して該リセット信号のエッ
ジ回数を計数するエッジ回数カウンタ手段８、該エッジ
検出手段７からの信号を入力すると共に、入力される該
リセット信号のエッジ検出時刻を内部的に所定の時間遅
延させたエッジ遅延信号と該エッジ検出手段からのエッ
ジ信号とを比較して、当該リセット信号の該エッジ遅延
信号より該エッジ検出手段からの信号の到着が早い場合
には、出力信号レベルは変化させず、当該リセット信号
の該エッジ遅延信号より該エッジ検出手段からの信号の
到着が遅い場合には、出力信号レベルを変化させる様に
構成された遅延回路手段３３、該遅延回路手段３３から
出力された遅延信号のエッジを検出し該エッジ回数カウ
ンタ手段８のカウント値を初期化する遅延検出回路手段
３４、 該デコーダ手段１２は、該エッジ回数カウンタ
手段８からのカウント値を常時デコードして有効なカウ
ント値のデコード値に対応する所定の機能ブロックを選
択するセレクト信号を発生すると同時に、該リセット信
号発生手段１１に対してデコードが完了したことを通知
する機能を有しており、該リセット信号発生手段１１
は、該デコーダ手段１２からのデコード完了信号によっ
てリセット信号を発生する機能を有しており、且つ該セ
レクタ手段１３は、該デコーダ手段１２からのセレクト
信号により所定の機能ブロックを選択し、該リセット信
号発生手段１１からのリセット信号により当該機能ブロ
ックに対してリセット信号を出力する機能を有する様に
構成されている機能ブロックの選択的リセット装置であ
る。
リセット装置の第２４の具体例に付いて説明する。即
ち、図２３（Ａ）及び図２３（Ｂ）に示す様に、本具体
例に於いては、複数個の機能ブロックが一つの制御系に
より制御されるシステムに於いて、リセット信号入力手
段４、該リセット信号ＲＳＥから当該リセット信号に於
けるエッジを検出するエッジ検出手段７、該エッジ検出
手段７からの出力信号を入力して該リセット信号のエッ
ジ回数を計数するエッジ回数カウンタ手段８、該エッジ
検出手段７からの信号を入力すると共に、入力される該
リセット信号のエッジ検出時刻を内部的に所定の時間遅
延させたエッジ遅延信号と該エッジ検出手段からのエッ
ジ信号とを比較して、当該リセット信号の該エッジ遅延
信号より該エッジ検出手段からの信号の到着が早い場合
には、出力信号レベルは変化させず、当該リセット信号
の該エッジ遅延信号より該エッジ検出手段からの信号の
到着が遅い場合には、出力信号レベルを変化させる様に
構成された遅延回路手段３３、該遅延回路手段３３から
出力された遅延信号のエッジを検出し該エッジ回数カウ
ンタ手段８のカウント値を初期化する遅延検出回路手段
３４、 該デコーダ手段１２は、該エッジ回数カウンタ
手段８からのカウント値を常時デコードして有効なカウ
ント値のデコード値に対応する所定の機能ブロックを選
択するセレクト信号を発生すると同時に、該リセット信
号発生手段１１に対してデコードが完了したことを通知
する機能を有しており、該リセット信号発生手段１１
は、該デコーダ手段１２からのデコード完了信号によっ
てリセット信号を発生する機能を有しており、且つ該セ
レクタ手段１３は、該デコーダ手段１２からのセレクト
信号により所定の機能ブロックを選択し、該リセット信
号発生手段１１からのリセット信号により当該機能ブロ
ックに対してリセット信号を出力する機能を有する様に
構成されている機能ブロックの選択的リセット装置であ
る。
【０１３４】つまり、本具体例は、リセット信号のエッ
ジ検出間隔をリセット信号のエッジを遅延させた信号で
監視する構成を有しており、デコーダ手段に於けるデコ
ード処理を常時行う様にして有効なデコード処理であれ
ば、対応する機能ブロックをリセットする様にしたもの
である。尚、図２３（Ａ）のブロックダイアグラムに示
す各信号は、次の通りである。
ジ検出間隔をリセット信号のエッジを遅延させた信号で
監視する構成を有しており、デコーダ手段に於けるデコ
ード処理を常時行う様にして有効なデコード処理であれ
ば、対応する機能ブロックをリセットする様にしたもの
である。尚、図２３（Ａ）のブロックダイアグラムに示
す各信号は、次の通りである。
【０１３５】２３Ａ１はエッジ回数カウント信号でエッ
ジ検出時の、エッジ回数カウンタ部に対するカウント信
号。２３Ａ２はエッジ検出信号でエッジを検出したとき
の信号。２３Ａ３は遅延信号でリセット信号とエッジ検
出信号から、遅延回路によって生成された遅延信号。
ジ検出時の、エッジ回数カウンタ部に対するカウント信
号。２３Ａ２はエッジ検出信号でエッジを検出したとき
の信号。２３Ａ３は遅延信号でリセット信号とエッジ検
出信号から、遅延回路によって生成された遅延信号。
【０１３６】２３Ａ４はエッジ回数カウント値クリア信
号で遅延信号にエッジを検出したとき、遅延検出部によ
って生成される信号。２３Ａ５はエッジ回数カウント値
信号でエッジ回数カウンタ部からのカウント値。２３Ａ
６はデコード完了信号でデコーダ部からのデコードが完
了したことを伝える信号。
号で遅延信号にエッジを検出したとき、遅延検出部によ
って生成される信号。２３Ａ５はエッジ回数カウント値
信号でエッジ回数カウンタ部からのカウント値。２３Ａ
６はデコード完了信号でデコーダ部からのデコードが完
了したことを伝える信号。
【０１３７】２３Ａ７はセレクト信号でデコーダ部によ
りデコードされ、各機能ブロックをセレクトするための
セレクト信号。２３Ａ８はリセット信号でデコード完了
信号を受けて、リセット信号発生部により生成されたリ
セット信号。即ち、本具体例に於いては、図２３（Ｂ）
のタイミングチャートに示す様に、基本的な動作は、図
２２（Ｂ）及び図６（Ｂ）を組み合わせた形態と略同一
であり、図２２（Ｂ）に於いては、該クロック数カウン
タ手段９が、カウントアウトする以前に於いて、予め定
められた複数個の機能ブロックに対応するリセット信号
のエッジ回数が検出された場合には、当該エッジ回数カ
ウンタ値の小さい順に順次、対応する機能ブロックにリ
セットをかける様にしたものであるが、本具体例に於い
ては、図６（Ｂ）に示された様に、リセット信号のエッ
ジ検出時点から所定の時間遅延させた時点を設定して、
当該遅延による設定時間以前に於いて、予め定められた
複数個の機能ブロックに対応するリセット信号のエッジ
回数が検出された場合には、当該エッジ回数カウンタ値
の小さい順に順次、対応する機能ブロックにリセットを
かける様にしたものである。
りデコードされ、各機能ブロックをセレクトするための
セレクト信号。２３Ａ８はリセット信号でデコード完了
信号を受けて、リセット信号発生部により生成されたリ
セット信号。即ち、本具体例に於いては、図２３（Ｂ）
のタイミングチャートに示す様に、基本的な動作は、図
２２（Ｂ）及び図６（Ｂ）を組み合わせた形態と略同一
であり、図２２（Ｂ）に於いては、該クロック数カウン
タ手段９が、カウントアウトする以前に於いて、予め定
められた複数個の機能ブロックに対応するリセット信号
のエッジ回数が検出された場合には、当該エッジ回数カ
ウンタ値の小さい順に順次、対応する機能ブロックにリ
セットをかける様にしたものであるが、本具体例に於い
ては、図６（Ｂ）に示された様に、リセット信号のエッ
ジ検出時点から所定の時間遅延させた時点を設定して、
当該遅延による設定時間以前に於いて、予め定められた
複数個の機能ブロックに対応するリセット信号のエッジ
回数が検出された場合には、当該エッジ回数カウンタ値
の小さい順に順次、対応する機能ブロックにリセットを
かける様にしたものである。
【０１３８】つまり、に示すクロック信号ＣＬＫに於
ける時刻ｔ１から遅延回路３３により設定された遅延時
間が経過する時刻ｔｎに至間に、図２２（Ｂ）に於ける
と同様に所定のエッジ回数カウンタ値が発生した場合に
は、その都度当該機能ブロックにリセットをかける様に
したものである。次に、本発明に係る機能ブロックの選
択的リセット装置の第２５の具体例に付いて説明する。
ける時刻ｔ１から遅延回路３３により設定された遅延時
間が経過する時刻ｔｎに至間に、図２２（Ｂ）に於ける
と同様に所定のエッジ回数カウンタ値が発生した場合に
は、その都度当該機能ブロックにリセットをかける様に
したものである。次に、本発明に係る機能ブロックの選
択的リセット装置の第２５の具体例に付いて説明する。
【０１３９】即ち、図２４（Ａ）及び図２４（Ｂ）に示
す様に、本具体例に於いては、複数個の機能ブロックが
一つの制御系により制御されるシステムに於いて、クロ
ック信号入力手段３、リセット信号入力手段４、該リセ
ット信号入力手段４に接続されたリセット検出手段２
８、該クロック信号入力手段３に接続されたクロック数
カウンタ手段９、リセット信号発生手段１１、デコーダ
手段１２、及びセレクタ手段１３とから構成されてお
り、該リセット検出手段２８は、該リセット信号がアク
ティブの間、該クロック数カウンタ手段９に対してクロ
ック数のカウントをアクティブにする信号を出力する機
能を有すると共に、該クロック数カウンタ手段９は、該
リセット検出手段２８からのクロック数のカウントアク
ティブ信号により当該クロック数のカウントを行うと共
に該リセット検出手段２８からのクロック数のカウント
アクティブ終了信号により自らのクロック数カウント値
を初期化する機能を有しており、機能を有しており、該
デコーダ手段１２は、クロック数カウンタ手段９からの
カウント値を常時デコードして有効なカウント値のデコ
ード値に対応する所定の機能ブロックを選択するセレク
ト信号を発生すると同時に、該リセット信号発生手段１
１に対してデコードが完了したことを通知する機能を有
しており、該リセット信号発生手段１１は、該デコーダ
手段１２からのデコード完了信号によってリセット信号
を発生する機能を有しており、且つ該セレクタ手段１３
は、該デコーダ手段１２からのセレクト信号で機能ブロ
ックを選択し且つ該リセット信号発生手段１１からのリ
セット信号を当該選択された機能ブロックに出力する機
能を有する様に構成されている機能ブロックの選択的リ
セット装置である。
す様に、本具体例に於いては、複数個の機能ブロックが
一つの制御系により制御されるシステムに於いて、クロ
ック信号入力手段３、リセット信号入力手段４、該リセ
ット信号入力手段４に接続されたリセット検出手段２
８、該クロック信号入力手段３に接続されたクロック数
カウンタ手段９、リセット信号発生手段１１、デコーダ
手段１２、及びセレクタ手段１３とから構成されてお
り、該リセット検出手段２８は、該リセット信号がアク
ティブの間、該クロック数カウンタ手段９に対してクロ
ック数のカウントをアクティブにする信号を出力する機
能を有すると共に、該クロック数カウンタ手段９は、該
リセット検出手段２８からのクロック数のカウントアク
ティブ信号により当該クロック数のカウントを行うと共
に該リセット検出手段２８からのクロック数のカウント
アクティブ終了信号により自らのクロック数カウント値
を初期化する機能を有しており、機能を有しており、該
デコーダ手段１２は、クロック数カウンタ手段９からの
カウント値を常時デコードして有効なカウント値のデコ
ード値に対応する所定の機能ブロックを選択するセレク
ト信号を発生すると同時に、該リセット信号発生手段１
１に対してデコードが完了したことを通知する機能を有
しており、該リセット信号発生手段１１は、該デコーダ
手段１２からのデコード完了信号によってリセット信号
を発生する機能を有しており、且つ該セレクタ手段１３
は、該デコーダ手段１２からのセレクト信号で機能ブロ
ックを選択し且つ該リセット信号発生手段１１からのリ
セット信号を当該選択された機能ブロックに出力する機
能を有する様に構成されている機能ブロックの選択的リ
セット装置である。
【０１４０】つまり、本具体例に於いては、リセット信
号のアクティブパルス幅をクロック信号のよって監視す
るものであって、デコーダ手段に於けるデコード処理を
常時行う様にして有効なデコード処理であれば、対応す
る機能ブロックをリセットする様にしたものである。
尚、図２４（Ａ）のブロックダイアグラムに示す各信号
は、次の通りである。
号のアクティブパルス幅をクロック信号のよって監視す
るものであって、デコーダ手段に於けるデコード処理を
常時行う様にして有効なデコード処理であれば、対応す
る機能ブロックをリセットする様にしたものである。
尚、図２４（Ａ）のブロックダイアグラムに示す各信号
は、次の通りである。
【０１４１】２４Ａ１はカウンタアクティブ信号でリセ
ット信号がアクティブの間、クロック数カウンタ部のカ
ウントをアクティブにする信号。２４Ａ２はクロック数
カウント値信号でクロック数カウンタ部からのカウント
値。２４Ａ３はデコード完了信号でデコーダ部からのデ
コードが完了したことを伝える信号。
ット信号がアクティブの間、クロック数カウンタ部のカ
ウントをアクティブにする信号。２４Ａ２はクロック数
カウント値信号でクロック数カウンタ部からのカウント
値。２４Ａ３はデコード完了信号でデコーダ部からのデ
コードが完了したことを伝える信号。
【０１４２】２４Ａ４はセレクト信号でデコーダ部によ
りコードされ、各機能ブロックをセレクトするためのセ
レクト信号。２４Ａ５はリセット信号でデコード完了信
号を受けて、リセット信号発生部により生成されたリセ
ット信号。即ち、本具体例に於いては、図２４（Ｂ）の
タイミングチャートに示す様に、基本的な動作は、図２
２（Ｂ）及び図２１（Ｂ）に示されたタイミングチャー
トを組み合わせた形態と略同一であり、図２２（Ｂ）に
於いては、該クロック数カウンタ手段９が、カウントア
ウトする以前に於いて、予め定められた複数個の機能ブ
ロックに対応するリセット信号のエッジ回数が検出され
た場合には、当該エッジ回数カウンタ値の小さい順に順
次、対応する機能ブロックにリセットをかける様にした
ものであるが、本具体例に於いては、図２１（Ｂ）に示
された様に、の波形２４Ａ１に示す様に、リセット信
号の“Ｌ”アクティブパルス幅を所定の長さに予め設定
しておいて、当該アクティブパルスがインアクティブと
なる設定時間以前に於いて、予め定められた複数個の機
能ブロックに対応するリセット信号のエッジ回数が検出
された場合には、当該エッジ回数カウンタ値の小さい順
に順次、対応する機能ブロックにリセットをかける様に
したものである。
りコードされ、各機能ブロックをセレクトするためのセ
レクト信号。２４Ａ５はリセット信号でデコード完了信
号を受けて、リセット信号発生部により生成されたリセ
ット信号。即ち、本具体例に於いては、図２４（Ｂ）の
タイミングチャートに示す様に、基本的な動作は、図２
２（Ｂ）及び図２１（Ｂ）に示されたタイミングチャー
トを組み合わせた形態と略同一であり、図２２（Ｂ）に
於いては、該クロック数カウンタ手段９が、カウントア
ウトする以前に於いて、予め定められた複数個の機能ブ
ロックに対応するリセット信号のエッジ回数が検出され
た場合には、当該エッジ回数カウンタ値の小さい順に順
次、対応する機能ブロックにリセットをかける様にした
ものであるが、本具体例に於いては、図２１（Ｂ）に示
された様に、の波形２４Ａ１に示す様に、リセット信
号の“Ｌ”アクティブパルス幅を所定の長さに予め設定
しておいて、当該アクティブパルスがインアクティブと
なる設定時間以前に於いて、予め定められた複数個の機
能ブロックに対応するリセット信号のエッジ回数が検出
された場合には、当該エッジ回数カウンタ値の小さい順
に順次、対応する機能ブロックにリセットをかける様に
したものである。
【０１４３】つまり、に示すクロック信号ＣＬＫに於
ける時刻ｔ１から“Ｌ”アクティブパルス幅として予め
設定しておいた遅延時間が経過する時刻ｔ１２に至間
に、図２２（Ｂ）に於けると同様にの波形２４Ａ３に
示す様に、所定のエッジ回数カウンタ値が発生した場合
には、その都度当該機能ブロックにリセットをかける様
にしたものである。
ける時刻ｔ１から“Ｌ”アクティブパルス幅として予め
設定しておいた遅延時間が経過する時刻ｔ１２に至間
に、図２２（Ｂ）に於けると同様にの波形２４Ａ３に
示す様に、所定のエッジ回数カウンタ値が発生した場合
には、その都度当該機能ブロックにリセットをかける様
にしたものである。
【０１４４】次に、本発明に係る機能ブロックの選択的
リセット装置の第２６の具体例に付いて説明する。即
ち、図２５及び図２６は、上記した本発明に係る機能ブ
ロックの選択的リセット装置２の１具体例を構成をより
詳しく説明したブロックダイアグラム及びタイミングチ
ャートである。
リセット装置の第２６の具体例に付いて説明する。即
ち、図２５及び図２６は、上記した本発明に係る機能ブ
ロックの選択的リセット装置２の１具体例を構成をより
詳しく説明したブロックダイアグラム及びタイミングチ
ャートである。
【０１４５】図２５中のＳＨ１〜４，ＥＣ１〜４，ＤＣ
１〜４は、ＤフリップフロップでありＣに入力する信号
の立ち下がりエッジで、Ｄに入力している信号のレベル
をＱから出力する。ＥＤ１〜２，ＳＩ２〜３，ＤＣ５〜
７，ＲＧ１〜８は遅延の大きいＮＯＴ回路を使用してい
る。動作をタイミングチャートを図２６を参照しながら
説明する。
１〜４は、ＤフリップフロップでありＣに入力する信号
の立ち下がりエッジで、Ｄに入力している信号のレベル
をＱから出力する。ＥＤ１〜２，ＳＩ２〜３，ＤＣ５〜
７，ＲＧ１〜８は遅延の大きいＮＯＴ回路を使用してい
る。動作をタイミングチャートを図２６を参照しながら
説明する。
【０１４６】リセット信号にエッジが５回連続で入力さ
れると、ＥＤ１〜３のエッジ検出部は５個のエッジ検出
パルスを生成する。このパルスでＥＣ１〜１０のエッジ
回数カウンタ部がカウント動作を行いカウント値５とな
る。エッジ検出パルスはＳＩ１〜３のシフター初期化部
にも入力される。ＳＩ１からの反転信号は、ＳＨ２〜４
のシフターを初期化し、ＳＨ２〜３は、エッジ検出パル
スを遅延させるのである。シフターとシフター初期化部
の動作で、５回のエッジ検出パルスは、最後のエッジ検
出パルスを除いて消去されてしまう。シフターから出力
されたエッジ検出パルスは、ＲＧ１〜９のリセット信号
発生部と、ＤＣ１〜１１のデコーダ部に入力される。デ
コーダ部のＤＣ１〜４はシフターからのエッジ検出パル
スの立ち下がりで、ＥＣ１〜４のエッジ回数カウント値
の信号を取り込む。その後ＤＣ５から出力する、エッジ
検出パルスを遅延させて反転した信号でＥＣ１〜４を初
期化する。ＤＣ１〜４からの信号は、ＤＣ８〜１１でデ
コードされる。この場合、カウント値が５であるため、
ＤＣ８の出力信号が“Ｈ”となる。一方ＲＧ１〜９のリ
セット信号発生部に入力されたエッジ検出パルスは、異
なった遅延を持つＮＯＴ回路を利用してリセット信号を
生成し、ＲＧ９より出力する。出力したリセット信号は
ＳＬ１〜４のセレクタ部に入力され、既にＥＣ８から
“Ｈ”入力を受けているＳＬ１から出力する。ＳＬ１か
ら出力したリセット信号は機能ブロックＡをリセットす
ることになる。
れると、ＥＤ１〜３のエッジ検出部は５個のエッジ検出
パルスを生成する。このパルスでＥＣ１〜１０のエッジ
回数カウンタ部がカウント動作を行いカウント値５とな
る。エッジ検出パルスはＳＩ１〜３のシフター初期化部
にも入力される。ＳＩ１からの反転信号は、ＳＨ２〜４
のシフターを初期化し、ＳＨ２〜３は、エッジ検出パル
スを遅延させるのである。シフターとシフター初期化部
の動作で、５回のエッジ検出パルスは、最後のエッジ検
出パルスを除いて消去されてしまう。シフターから出力
されたエッジ検出パルスは、ＲＧ１〜９のリセット信号
発生部と、ＤＣ１〜１１のデコーダ部に入力される。デ
コーダ部のＤＣ１〜４はシフターからのエッジ検出パル
スの立ち下がりで、ＥＣ１〜４のエッジ回数カウント値
の信号を取り込む。その後ＤＣ５から出力する、エッジ
検出パルスを遅延させて反転した信号でＥＣ１〜４を初
期化する。ＤＣ１〜４からの信号は、ＤＣ８〜１１でデ
コードされる。この場合、カウント値が５であるため、
ＤＣ８の出力信号が“Ｈ”となる。一方ＲＧ１〜９のリ
セット信号発生部に入力されたエッジ検出パルスは、異
なった遅延を持つＮＯＴ回路を利用してリセット信号を
生成し、ＲＧ９より出力する。出力したリセット信号は
ＳＬ１〜４のセレクタ部に入力され、既にＥＣ８から
“Ｈ”入力を受けているＳＬ１から出力する。ＳＬ１か
ら出力したリセット信号は機能ブロックＡをリセットす
ることになる。
【０１４７】以上の通り、本発明で機能ブロック等を選
択的にリセットを行うことが可能である。尚、上記具体
例に於いては、上記した様な選択的リセット手段２を使
用して所定の機能ブロックをリセットする様に構成した
ものであるが、本発明に於ける機能ブロックの選択的リ
セット方法としては、該選択的リセット手段２を使用せ
ず、例えば図２７（Ａ）に示す様に、クロック信号ＣＬ
Ｋとリセット信号ＲＳＥとを個別に当該システムを構成
する複数個の機能ブロックＫＡ〜ＫＮのそれぞれに入力
する様に構成し、図２７（Ｂ）に示す様に、例えば、該
リセット信号ＲＳＥがアクティブ状態である“Ｌ”レベ
ルの期間の長さを適宜変更しえる様に構成しておき、前
記した具体例に示す様に、それぞれの該長さを、個々の
機能ブロックに対応させたテーブルを別途用意しておく
事により、所定の機能ブロックを選択的にリセットをか
ける様にする事が可能である。
択的にリセットを行うことが可能である。尚、上記具体
例に於いては、上記した様な選択的リセット手段２を使
用して所定の機能ブロックをリセットする様に構成した
ものであるが、本発明に於ける機能ブロックの選択的リ
セット方法としては、該選択的リセット手段２を使用せ
ず、例えば図２７（Ａ）に示す様に、クロック信号ＣＬ
Ｋとリセット信号ＲＳＥとを個別に当該システムを構成
する複数個の機能ブロックＫＡ〜ＫＮのそれぞれに入力
する様に構成し、図２７（Ｂ）に示す様に、例えば、該
リセット信号ＲＳＥがアクティブ状態である“Ｌ”レベ
ルの期間の長さを適宜変更しえる様に構成しておき、前
記した具体例に示す様に、それぞれの該長さを、個々の
機能ブロックに対応させたテーブルを別途用意しておく
事により、所定の機能ブロックを選択的にリセットをか
ける様にする事が可能である。
【０１４８】或いは、該リセット信号ＲＳＥのアクティ
ブ状態である“Ｌ”レベルの期間の長さを一定の長さに
固定しておき、当該“Ｌ”レベルの期間内でカウントさ
れるクロック信号の個数が、特定の個数となった場合
に、それに対応して予め定められた機能ブロックにリセ
ットをかける様に構成するものであっても良い。
ブ状態である“Ｌ”レベルの期間の長さを一定の長さに
固定しておき、当該“Ｌ”レベルの期間内でカウントさ
れるクロック信号の個数が、特定の個数となった場合
に、それに対応して予め定められた機能ブロックにリセ
ットをかける様に構成するものであっても良い。
【０１４９】
【発明の効果】以上説明した様に、本発明によれば、信
号線を増加させることなく任意の装置（又は機能ブロッ
ク）へのリセットが可能である。それにより、システム
構成上（特にＬＳＩ等）の小型化や、配線数の増加が軽
減でき、更に、多くの装置（又は機能ブロック）のハイ
ブリット化（又は１チップ化）が可能となり、多機能の
コンピュータシステムを構成することができるようにな
る。
号線を増加させることなく任意の装置（又は機能ブロッ
ク）へのリセットが可能である。それにより、システム
構成上（特にＬＳＩ等）の小型化や、配線数の増加が軽
減でき、更に、多くの装置（又は機能ブロック）のハイ
ブリット化（又は１チップ化）が可能となり、多機能の
コンピュータシステムを構成することができるようにな
る。
【０１５０】本発明では図１〜図２５のように、従来の
システム構成でも使用されている動作用のクロック信号
とリセット信号を利用し、そのリセット信号のエッジ回
数やパルス幅をクロック信号によってカウントするよう
にして、そのカウント値により対応した装置（又は機能
ブロック）をリセットするようにしている。従って、信
号線を増加させることなく任意の装置（又は機能ブロッ
ク）へのリセットが可能となる。
システム構成でも使用されている動作用のクロック信号
とリセット信号を利用し、そのリセット信号のエッジ回
数やパルス幅をクロック信号によってカウントするよう
にして、そのカウント値により対応した装置（又は機能
ブロック）をリセットするようにしている。従って、信
号線を増加させることなく任意の装置（又は機能ブロッ
ク）へのリセットが可能となる。
【図１】図１は、本発明に係る機能ブロックの選択的リ
セット装置の原理を説明するブロックダイアグラムであ
る。
セット装置の原理を説明するブロックダイアグラムであ
る。
【図２】図２（Ａ）は、本発明に係る第１の具体例の動
作を説明するフローチャートであり、図２（Ｂ）は、第
１の具体例に於ける動作波形図である。
作を説明するフローチャートであり、図２（Ｂ）は、第
１の具体例に於ける動作波形図である。
【図３】図３（Ａ）は、本発明に係る第２の具体例の動
作を説明するフローチャートであり、図３（Ｂ）は、第
２の具体例に於ける動作波形図である。
作を説明するフローチャートであり、図３（Ｂ）は、第
２の具体例に於ける動作波形図である。
【図４】図４（Ａ）は、本発明に係る第３の具体例の動
作を説明するフローチャートであり、図４（Ｂ）は、第
３の具体例に於ける動作波形図である。
作を説明するフローチャートであり、図４（Ｂ）は、第
３の具体例に於ける動作波形図である。
【図５】図５（Ａ）は、本発明に係る第４の具体例の動
作を説明する為のフローチャートの一部を示すものであ
り、図５（Ｂ）は、第４の具体例に於ける第１の態様に
於ける動作波形図であり又図５（Ｃ）は、第４の具体例
に於ける第２の態様に於ける動作波形図である。
作を説明する為のフローチャートの一部を示すものであ
り、図５（Ｂ）は、第４の具体例に於ける第１の態様に
於ける動作波形図であり又図５（Ｃ）は、第４の具体例
に於ける第２の態様に於ける動作波形図である。
【図６】図６（Ａ）は、本発明に係る第５の具体例の動
作を説明する為のフローチャートの一部を示すものであ
り、図６（Ｂ）は、第５の具体例に於ける動作波形図で
ある。
作を説明する為のフローチャートの一部を示すものであ
り、図６（Ｂ）は、第５の具体例に於ける動作波形図で
ある。
【図７】図７（Ａ）は、本発明に係る第６の具体例の構
成を説明するブロックダイアグラムであり図７（Ｂ）
は、第６の具体例に於ける動作波形図である。
成を説明するブロックダイアグラムであり図７（Ｂ）
は、第６の具体例に於ける動作波形図である。
【図８】図８（Ａ）は、本発明に係る第７の具体例の構
成を説明するブロックダイアグラムであり図８（Ｂ）
は、第６の具体例に於ける動作波形図である。
成を説明するブロックダイアグラムであり図８（Ｂ）
は、第６の具体例に於ける動作波形図である。
【図９】図９（Ａ）は、本発明に係る第８の具体例の構
成を説明するブロックダイアグラムであり図９（Ｂ）
は、第８の具体例に於ける動作波形図である。
成を説明するブロックダイアグラムであり図９（Ｂ）
は、第８の具体例に於ける動作波形図である。
【図１０】図１０（Ａ）は、本発明に係る第９の具体例
の構成を説明するブロックダイアグラムであり図１０
（Ｂ）は、第９の具体例に於ける動作波形図である。
の構成を説明するブロックダイアグラムであり図１０
（Ｂ）は、第９の具体例に於ける動作波形図である。
【図１１】図１１（Ａ）は、本発明に係る第１０の具体
例の構成を説明するブロックダイアグラムであり図１１
（Ｂ）は、第１０の具体例に於ける動作波形図である。
例の構成を説明するブロックダイアグラムであり図１１
（Ｂ）は、第１０の具体例に於ける動作波形図である。
【図１２】図１２（Ａ）は、本発明に係る第１１の具体
例の構成を説明するブロックダイアグラムであり図１２
（Ｂ）は、第１１の具体例に於ける動作波形図である。
例の構成を説明するブロックダイアグラムであり図１２
（Ｂ）は、第１１の具体例に於ける動作波形図である。
【図１３】図１３（Ａ）は、本発明に係る第１２の具体
例の構成を説明するブロックダイアグラムであり図１３
（Ｂ）は、第１２の具体例に於ける動作波形図である。
例の構成を説明するブロックダイアグラムであり図１３
（Ｂ）は、第１２の具体例に於ける動作波形図である。
【図１４】図１４（Ａ）は、本発明に係る第１３の具体
例の構成を説明するブロックダイアグラムであり図１４
（Ｂ）は、第１３の具体例に於ける動作波形図である。
例の構成を説明するブロックダイアグラムであり図１４
（Ｂ）は、第１３の具体例に於ける動作波形図である。
【図１５】図１５（Ａ）は、本発明に係る第１４の具体
例の構成を説明するブロックダイアグラムであり図１５
（Ｂ）は、第１４の具体例に於ける動作波形図である。
例の構成を説明するブロックダイアグラムであり図１５
（Ｂ）は、第１４の具体例に於ける動作波形図である。
【図１６】図１６（Ａ）は、本発明に係る第１５の具体
例の構成を説明するブロックダイアグラムであり図１６
（Ｂ）は、第１５の具体例に於ける動作波形図である。
例の構成を説明するブロックダイアグラムであり図１６
（Ｂ）は、第１５の具体例に於ける動作波形図である。
【図１７】図１７（Ａ）は、本発明に係る第１６の具体
例の構成を説明するブロックダイアグラムであり図１７
（Ｂ）は、第１６の具体例に於ける動作波形図である。
例の構成を説明するブロックダイアグラムであり図１７
（Ｂ）は、第１６の具体例に於ける動作波形図である。
【図１８】図１８（Ａ）は、本発明に係る第１７の具体
例の構成を説明するブロックダイアグラムであり図１８
（Ｂ）は、第１７の具体例に於ける動作波形図である。
例の構成を説明するブロックダイアグラムであり図１８
（Ｂ）は、第１７の具体例に於ける動作波形図である。
【図１９】図１９（Ａ）は、本発明に係る第１８の具体
例の構成を説明するブロックダイアグラムであり図１９
（Ｂ）は、第１８の具体例に於ける動作波形図である。
例の構成を説明するブロックダイアグラムであり図１９
（Ｂ）は、第１８の具体例に於ける動作波形図である。
【図２０】図２０（Ａ）は、本発明に係る第１９の具体
例の構成を説明するブロックダイアグラムであり図２０
（Ｂ）は、第１９の具体例に於ける動作波形図である。
例の構成を説明するブロックダイアグラムであり図２０
（Ｂ）は、第１９の具体例に於ける動作波形図である。
【図２１】図２１（Ａ）は、本発明に係る第２０の具体
例の構成を説明するブロックダイアグラムであり図２０
（Ｂ）は、第２０の具体例に於ける動作波形図である。
例の構成を説明するブロックダイアグラムであり図２０
（Ｂ）は、第２０の具体例に於ける動作波形図である。
【図２２】図２２（Ａ）は、本発明に係る第２１の具体
例の構成を説明するブロックダイアグラムであり図２２
（Ｂ）は、第２１の具体例に於ける動作波形図である。
例の構成を説明するブロックダイアグラムであり図２２
（Ｂ）は、第２１の具体例に於ける動作波形図である。
【図２３】図２３（Ａ）は、本発明に係る第２２の具体
例の構成を説明するブロックダイアグラムであり図２２
（Ｂ）は、第２２の具体例に於ける動作波形図である。
例の構成を説明するブロックダイアグラムであり図２２
（Ｂ）は、第２２の具体例に於ける動作波形図である。
【図２４】図２４（Ａ）は、本発明に係る第２３の具体
例の構成を説明するブロックダイアグラムであり図２４
（Ｂ）は、第２３の具体例に於ける動作波形図である。
例の構成を説明するブロックダイアグラムであり図２４
（Ｂ）は、第２３の具体例に於ける動作波形図である。
【図２５】図２５は、本発明に係る機能ブロックの選択
的リセット方法を実施する為の具体的な回路構成の例を
示すブロックダイアグラムである。
的リセット方法を実施する為の具体的な回路構成の例を
示すブロックダイアグラムである。
【図２６】図２６は、図２５に示す本発明に係る機能ブ
ロックの選択的リセット装置の動作を示す動作波形図で
ある。
ロックの選択的リセット装置の動作を示す動作波形図で
ある。
【図２７】図２７（Ａ）は、本発明に係る機能ブロック
の選択的リセット方法を実施する為の他の態様の構成を
説明するブロックダイアグラムであり図２７（Ｂ）は、
その態様に於ける動作波形図である。
の選択的リセット方法を実施する為の他の態様の構成を
説明するブロックダイアグラムであり図２７（Ｂ）は、
その態様に於ける動作波形図である。
１…選択的リセットシステム ２…機能ブロックの選択的リセット装置 ＫＡ、ＫＢ、・・・ＫＮ…機能ブロック ３…クロック信号入力手段 ４…リセット信号入力手段 ７…エッジ検出手段 ８…エッジ回数カウンタ手段 ９…クロック数カウンタ手段 １１…リセット信号発生手段 １２…デコーダ手段 １３…セレクト手段 １４、１７、２０、２６…レジスタ手段 １５…クロック数カウント値比較手段 １６…レジスタテーブル手段 １８、３３…遅延回路手段 １９、３４…遅延検出回路手段 ２１…エッジ遅延手段 ２２…比較消去手段 ２３…初エッジ消去手段 ２４…シフター ２５…シフター初期化手段 ２８…リセット検出手段 ３０…リセット遅延手段 ３１…ラッチ手段 ３２…検査手段
Claims (34)
- 【請求項１】 複数個の機能ブロックが一つの制御系に
より制御されるシステムに於いて、当該機能ブロックを
リセットするリセット信号のエッジの数若しくはエッジ
間隔を測定すると共に、該測定結果を予め定められた複
数個の設定値と比較し、当該測定結果が、予め定められ
た複数個の設定値の何れかと一致する場合には、当該一
致した設定値に対応する機能ブロックをリセットする事
を特徴とする機能ブロックの選択的リセット方法。 - 【請求項２】 該リセット信号のエッジ間隔をクロック
信号により検出し、該エッジ間隔が、予め定められたク
ロック数より狭い場合には、当該クロック信号の入力毎
に該リセット信号のエッジを計数して、既に記憶されて
いる当該リセット信号のエッジ数を表わすカウント値に
加算する様に構成し、該エッジ間隔が、予め定められた
クロック数より広い場合には、当該リセット信号のエッ
ジ数を表わすカウント値に対応する機能ブロックのみを
リセットする様にする事を特徴とする請求項１記載の機
能ブロックの選択的リセット方法。 - 【請求項３】 該リセット信号のエッジ間隔を、当該リ
セット信号のエッジ信号を所定の時間、遅延させた遅延
信号を用いて検出する様に構成すると共に、当該遅延信
号が入力される時点よりも先に該リセット信号のエッジ
が検出された場合には、当該クロック信号の入力毎に該
リセット信号のエッジを計数して、既に記憶されている
当該リセット信号のエッジ数を表わすカウント値に加算
する様に構成し、当該遅延信号が入力される時点では、
当該リセット信号のエッジ数を表わすカウント値に対応
する機能ブロックのみをリセットする様にする事を特徴
とする請求項１記載の機能ブロックの選択的リセット方
法。 - 【請求項４】 当該リセット信号のエッジ数を表わすカ
ウント値に対応する機能ブロックのみをリセットした
後、該リセット信号のエッジ数カウンタをリセットする
事を特徴とする請求項１乃至３の何れかに記載の機能ブ
ロックの選択的リセット方法。 - 【請求項５】 該リセット信号のパルス幅を、リセット
したいそれぞれの機能ブロックに対応させた長さに予め
設定しておき、当該リセット信号のパルス幅を、当該パ
ルス幅内に於いて計数される当該クロック信号の数で検
出し、当該検出された該クロック信号の数に対応する機
能ブロックのみをリセットする様にする事を特徴とする
請求項１記載の機能ブロックの選択的リセット方法。 - 【請求項６】 当該所定の機能ブロックをリセットする
に際して、該リセット信号のエッジ数カウンタをリセッ
トすることなく、当該エッジ数カウンタ値を適宜の記憶
手段に記憶させておき、次回のリセット操作に於いて、
該リセット信号が入力された場合には、当該リセット信
号のエッジ数カウンタの値を、該新たに入力されるリセ
ット信号のエッジが検出される毎に、当該エッジ数カウ
ンタの値に加算して行き、当該エッジ数カウンタのカウ
ンタ値と該記憶手段に記憶されている前回のエッジ数カ
ウンタ値との差分値を求め、当該差分値に対応する機能
ブロックのみをリセットする様にする事を特徴とする請
求項１乃至５の何れかに記載の機能ブロックの選択的リ
セット方法。 - 【請求項７】 当該リセット信号のエッジ数カウンタの
カウント値、若しくは当該リセット信号のパルス幅内で
計数されるクロック信号数が、予め定められた値に一致
した都度、当該カウント値に対応する機能ブロックのみ
を順次にリセットして行く様にする事を特徴とする請求
項１乃至６の何れかに記載の機能ブロックの選択的リセ
ット方法。 - 【請求項８】 複数個の機能ブロックが一つの制御系に
より制御されるシステムに於いて、クロック信号入力手
段、リセット信号入力手段、該リセット信号から当該リ
セット信号に於けるエッジを検出するエッジ検出手段、
該エッジ検出手段からの出力信号を入力して該リセット
信号のエッジ回数を計数するエッジ回数カウンタ手段、
該エッジ検出手段からの信号を入力する毎にカウント値
を初期化してから、当該入力されるクロック信号の数を
計数すると共に、予め定められた所定の数のクロック信
号が入力された場合に、カウントアウト信号を出力する
クロック数カウンタ手段、該クロック数カウンタ手段か
らの該カウントアウト信号が入力され、リセット信号を
発生するリセット信号発生手段、該エッジ回数カウンタ
手段と該クロック数カウンタ手段との出力が入力され、
該エッジ回数カウンタ手段と該クロック数カウンタ手段
に於ける各カウント値を初期化する初期化信号と、所定
の機能ブロックを停止させる為のリセットデータとを出
力するデコーダ手段、及び、該デコーダ手段からのリセ
ットデータと、該リセット信号発生手段からのリセット
信号とが入力され、リセットすべき所定の機能ブロック
を選択するセレクト信号を出力するセレクタ手段とから
構成されている事を特徴とする機能ブロックの選択的リ
セット装置。 - 【請求項９】 該クロック数カウンタ手段は、当該入力
されるリセット信号に於けるエッジ間に於けるクロック
信号の数を計数する計数手段を更に有している事を特徴
とする請求項８記載の機能ブロックの選択的リセット装
置。 - 【請求項１０】 該デコーダ手段は、該クロック数カウ
ンタ手段と該エッジ回数カウンタ手段の何れかに於ける
カウンタ値を初期化する機能を有する事を特徴とする請
求項８又は９記載の機能ブロックの選択的リセット装
置。 - 【請求項１１】 外部入力信号により、当該クロック信
号数のカウント値を任意に設定しうるレジスタ手段と該
レジスタ手段に設定されたカウント値と該クロック数カ
ウンタ手段によりカウントされた当該クロック信号のカ
ウント値とを比較して、両者が一致した場合に該リセッ
ト信号発生手段と該デコーダ手段とに制御信号を出力す
るクロック数カウント値比較手段が更に設けられている
事を特徴とする請求項８乃至１０の何れかに記載の機能
ブロックの選択的リセット装置。 - 【請求項１２】 該リセット信号発生手段には、該クロ
ック数カウンタ手段からの入力に代えて、該デコーダ手
段からのセレクト信号が入力される様に構成され、該リ
セット信号発生手段は、当該セレクト信号により選択さ
れた所定の機能ブロックに対応するリセットアクティブ
時間幅を有するリセット信号を発生する様に構成されて
いる事を特徴とする請求項８乃至１１の何れかに記載の
機能ブロックの選択的リセット装置。 - 【請求項１３】 当該デコーダ手段には、更に外部入力
信号により、エッジ数カウンタに於けるカウンタ値とそ
れに対応する機能ブロックとを任意に設定出来るレジス
タテーブル手段が設けられており、該デコーダ手段は、
レジスタテーブル手段から当該エッジ回数に対応する機
能ブロックを検索し、所定の機能ブロックを選択する為
の変換信号を該セレクタ手段に対して出力する様に構成
されている事を特徴とする請求項８乃至１２の何れかに
記載の機能ブロックの選択的リセット装置。 - 【請求項１４】 該リセット信号発生手段には、更に、
該リセットアクティブ時間を任意に設定出来る、外部信
号により駆動されるレジスタ手段が設けられている事を
特徴とする請求項８乃至１３の何れかに記載の機能ブロ
ックの選択的リセット装置。 - 【請求項１５】 複数個の機能ブロックが一つの制御系
により制御されるシステムに於いて、リセット信号入力
手段、該リセット信号から当該リセット信号に於けるエ
ッジを検出するエッジ検出手段、該エッジ検出手段から
の出力信号を入力して該リセット信号のエッジ回数を計
数するエッジ回数カウンタ手段、該エッジ検出手段から
の信号を入力すると共に、入力される該リセット信号の
エッジ検出時刻を内部的に所定の時間遅延させたエッジ
遅延信号と該エッジ検出手段からのエッジ信号とを比較
して、当該リセット信号の該エッジ遅延信号より該エッ
ジ検出手段からの信号の到着が早い場合には、出力信号
レベルは変化させず、当該リセット信号の該エッジ遅延
信号より該エッジ検出手段からの信号の到着が遅い場合
には、出力信号レベルを変化させる様に構成された遅延
回路手段、該遅延回路から出力された遅延信号のエッジ
を検出し該リセット信号発生手段及びデコーダ手段に当
該検出信号を出力する遅延検出回路手段、該遅延検出回
路手段の出力を入力してリセット信号を発生するリセッ
ト信号発生手段、該エッジ回数カウンタ手段と該遅延検
出回路手段の出力が入力され、該エッジ回数カウンタ手
段に於けるカウント値を初期化する初期化信号と、該エ
ッジ回数カウンタ手段からのカウント値に対応した機能
ブロックを選択する為のセレクト信号を出力するデコー
ダ手段及び該デコーダ手段からのセレクト信号と、該リ
セット信号発生手段からのリセット信号とが入力され、
リセットすべき所定の機能ブロックを選択するセレクト
信号を出力するセレクタ手段とから構成されている事を
特徴とする機能ブロックの選択的リセット装置。 - 【請求項１６】 該遅延回路手段は、更に外部信号によ
り制御され、該遅延回路手段に於ける遅延回路の遅延時
間或いは遅延係数を任意に設定しえるレジスタを含んで
いる事を特徴とする請求項１５記載の機能ブロックの選
択的リセット装置。 - 【請求項１７】 複数個の機能ブロックが一つの制御系
により制御されるシステムに於いて、リセット信号入力
手段、該リセット信号から当該リセット信号に於けるエ
ッジを検出するエッジ検出手段、該エッジ検出手段から
の出力信号を入力して該リセット信号のエッジ回数を計
数するエッジ回数カウンタ手段、該エッジ検出手段から
の信号を入力すると共に、入力される該リセット信号の
エッジ検出時刻を内部的に所定の時間遅延させたエッジ
遅延信号を発生するエッジ遅延手段、該エッジ検出手段
からの信号を入力すると共に、入力される該リセット信
号の最初のエッジ検出信号のみを消去し、最初のエッジ
に続く他のエッジ検出信号は、そのまま出力する初エッ
ジ消去手段及び、該初エッジ消去手段と該エッジ遅延手
段からのそれぞれの出力が入力され、且つ該初エッジ消
去手段からの出力信号に基づいて、該エッジ遅延手段か
ら入力される遅延されたエッジ検出信号の先頭の信号か
ら消去し、残った当該遅延されたエッジ検出信号を該リ
セット信号発生手段と該デコーダ手段とに出力する比較
消去手段と、該リセット信号発生手段とデコーダ手段と
が接続されているセレクタ手段とから構成されている事
を特徴とする機能ブロックの選択的リセット装置。 - 【請求項１８】 該エッジ遅延手段の代わりにクロック
に同期して信号を順次シフトさせるシフターを設け、当
該シフターは、該エッジ検出手段からのエッジ検出信号
が入力された場合、当該エッジ検出信号をクロック信号
に同期してシフターの段数分、該エッジ検出手段を遅延
させる様に構成されている事を特徴とする請求項１７記
載の機能ブロックの選択的リセット装置。 - 【請求項１９】 複数個の機能ブロックが一つの制御系
により制御されるシステムに於いて、クロック信号入力
手段、リセット信号入力手段、該リセット信号から当該
リセット信号に於けるエッジを検出するエッジ検出手
段、シフター手段、該エッジ検出手段からの出力信号を
入力して該シフターを初期化すると共に、該エッジ検出
手段からのエッジ検出信号を該シフター手段に出力する
シフター初期化手段、該シフター手段の出力が入力さ
れ、リセット信号を発生するリセット信号発生手段、該
シフター手段の出力が入力され、当該シフター手段の出
力に対応するデコード値を出力するデコーダ手段及び該
デコーダ手段と該リセット信号発生手段の出力が入力さ
れ、当該シフター手段に於いて初期化される事なく出力
されたエッジ検出信号に対応する機能ブロックを選択す
る為の信号を出力するセレクタ手段とから構成された事
を特徴とする機能ブロックの選択的リセット装置。 - 【請求項２０】 該シフター手段の段数を任意に設定出
来る様に構成し、該エッジ検出信号が当該シフター手段
を通過する時間を任意に設定する事を特徴とする請求項
１９記載の機能ブロックの選択的リセット装置。 - 【請求項２１】 該リセット信号発生手段は、該デコー
ダ手段からのセレクト信号のみが入力される様に構成さ
れ、該リセット信号発生手段は、当該セレクト信号によ
り選択された所定の機能ブロックに対応するリセットア
クティブ時間幅を有するリセット信号を発生する様に構
成されている事を特徴とする請求項１５乃至２０の何れ
かに記載の機能ブロックの選択的リセット装置。 - 【請求項２２】 当該デコーダ手段には、更に外部入力
信号により、エッジ数カウンタに於けるカウンタ値とそ
れに対応する機能ブロックとを任意に設定出来るレジス
タテーブル手段が設けられており、該デコーダ手段は、
レジスタテーブル手段から当該エッジ回数に対応する機
能ブロックを検索し、所定の機能ブロックを選択する為
の変換信号を該セレクタ手段に対して出力する様に構成
されている事を特徴とする請求項８乃至１２の何れかに
記載の機能ブロックの選択的リセット装置。 - 【請求項２３】 該リセット信号発生手段には、更に、
該リセットアクティブ時間を任意に設定出来る、外部信
号により駆動されるレジスタ手段が設けられており、且
つ該リセット信号発生手段によりリセットアクティブ時
間の設定値を検索して、任意のリセットアクティブ時間
をもつリセット信号を生成する機能を有する事を特徴と
する請求項１５乃至２０の何れかに記載の機能ブロック
の選択的リセット装置。 - 【請求項２４】 複数個の機能ブロックが一つの制御系
により制御されるシステムに於いて、クロック信号入力
手段、リセット信号入力手段、該リセット信号入力手段
に接続されたリセット検出手段、該クロック信号入力手
段に接続されたクロック数カウンタ手段、リセット信号
発生手段、デコーダ手段、及びセレクタ手段とから構成
されており、該リセット検出手段は、該リセット信号が
アクティブの間、該クロック数カウンタ手段に対してク
ロック数のカウントをアクティブにする信号を出力する
と共に、該リセット信号が、アクティブからインアクテ
ィブに変化した時に、該デコーダ手段と該リセット信号
発生手段に対してリセットが終了した事を通知する機能
を有するものであり、該クロック数カウンタ手段は、該
リセット検出手段からのクロック数のカウントアクティ
ブ信号により当該クロック数のカウントを行う機能を有
しており、当該デコーダ手段は、該リセット検出手段か
らのリセット終了信号により該クロック数カウンタ手段
からのカウント値に対応した機能ブロックを選択する為
のセレクト信号を発生すると共に、該クロック数カウン
タ手段のカウント値を初期化する機能を有し、又該リセ
ット信号発生手段は、該リセット検出手段からのリセッ
ト終了信号によりリセット信号を発生する機能を有する
ものであり、更に、該セレクタ手段は、該デコーダ手段
からのセレクト信号で機能ブロックを選択し且つ該リセ
ット信号発生手段からのリセット信号を当該選択された
機能ブロックに出力する機能を有するものである事を特
徴とする機能ブロックの選択的リセット装置。 - 【請求項２５】 複数個の機能ブロックが一つの制御系
により制御されるシステムに於いて、クロック信号入力
手段、リセット信号入力手段、該リセット信号入力手段
に接続されたリセット検出手段、該クロック信号入力手
段に接続されたクロック数カウンタ手段、該リセット信
号入力手段に接続されたリセット遅延手段、デコーダ手
段、及びセレクタ手段とから構成されており、該リセッ
ト検出手段は、該リセット信号がアクティブの間、該ク
ロック数カウンタ手段に対してクロック数のカウントを
アクティブにする信号を出力すると共に、該リセット信
号が、アクティブからインアクティブに変化した時に、
該デコーダ手段に対してリセットが終了した事を通知す
る機能を有するものであり、該クロック数カウンタ手段
は、該リセット検出手段からのクロック数のカウントア
クティブ信号により当該クロック数のカウントを行う機
能を有しており、該リセット遅延手段は、入力されるリ
セット信号から所定の時間遅延させた遅延信号を発生
し、その出力が該セレクタ手段に入力する機能を有する
ものであり、当該デコーダ手段は、該リセット検出手段
からのリセット終了信号により該クロック数カウンタ手
段からのカウント値に対応した機能ブロックを選択する
為のセレクト信号を発生すると共に、該クロック数カウ
ンタ手段のカウント値を初期化する機能を有し、又該セ
レクタ手段は、該デコーダ手段からのセレクト信号で機
能ブロックを選択し且つ該リセット遅延手段からの遅延
信号により当該選択された機能ブロックにリセット信号
を出力する機能を有するものである事を特徴とする機能
ブロックの選択的リセット装置。 - 【請求項２６】 該リセット信号発生手段は、該デコー
ダ手段からのセレクト信号のみが入力される様に構成さ
れ、該リセット信号発生手段は、当該セレクト信号によ
り選択された所定の機能ブロックに対応するリセットア
クティブ時間幅を有するリセット信号を発生する様に構
成されている事を特徴とする請求項２４記載の機能ブロ
ックの選択的リセット装置。 - 【請求項２７】 当該デコーダ手段には、更に外部入力
信号により、エッジ数カウンタに於けるカウンタ値とそ
れに対応する機能ブロックとを任意に設定出来るレジス
タテーブル手段が設けられており、該デコーダ手段は、
レジスタテーブル手段から当該エッジ回数に対応する機
能ブロックを検索し、所定の機能ブロックを選択する為
の変換信号を該セレクタ手段に対して出力する様に構成
されている事を特徴とする請求項２４乃至２５の何れか
に記載の機能ブロックの選択的リセット装置。 - 【請求項２８】 該リセット信号発生手段には、更に、
該リセットアクティブ時間を任意に設定出来る、外部信
号により駆動されるレジスタ手段が設けられており、且
つ該リセット信号発生手段によりリセットアクティブ時
間の設定値を検索して、任意のリセットアクティブ時間
をもつリセット信号を生成する機能を有する事を特徴と
する請求項２４に記載の機能ブロックの選択的リセット
装置。 - 【請求項２９】 複数個の機能ブロックが一つの制御系
により制御されるシステムに於いて、クロック信号入力
手段、リセット信号入力手段、該リセット信号から当該
リセット信号に於けるエッジを検出するエッジ検出手
段、該エッジ検出手段からの出力信号を入力して該リセ
ット信号のエッジ回数を計数するエッジ回数カウンタ手
段、該クロック信号入力手段に接続され、当該クロック
信号をカウントするクロック数カウンタ手段、該エッジ
回数カウンタ手段のカウント値をラッチするラッチ手
段、当該エッジ回数カウンタ手段のカウント値と該ラッ
チ手段に記憶されたカウント値とを比較する検査手段、
リセット信号発生手段、デコーダ手段、及びセレクタ手
段とから構成されており、該エッジ検出手段は、該リセ
ット信号からエッジを検出して該クロック数カウンタ手
段と該エッジ回数カウンタ手段へ検出信号を出力するも
のであり、該クロック数カウンタ手段は、該エッジ検出
手段からからの信号を受信する毎にカウント値を初期化
してからクロック数のカウントを開始し、カウントアウ
ト発生により当該カウントアウト信号を該リセット信号
発生手段と該デコーダ手段に通知する機能を有してお
り、当該ラッチ手段は、該デコーダ手段からのエッジ回
数カウント値ラッチ指示信号により当該エッジ回数カウ
ンタ手段のカウント値を記憶する機能を有するものであ
り、又、該検査手段は、該エッジ回数カウンタ手段のカ
ウント値と該ラッチ手段に記憶されたカウント値とを差
分を演算して当該デコーダ手段にその結果を出力する機
能を有しており、当該デコーダ手段は、該クロック数カ
ウンタ手段からのカウントアウト信号により該検査手段
からの演算値に対応する機能ブロックを選択するセレク
ト信号を発生すると同時に、該クロック数カウンタ手段
のカウント値を初期化し、該クロック数カウンタ手段の
カウント動作を停止させ、更には該ラッチ手段に対する
エッジ回数カウント値のラッチ指示信号を出力する機能
を有しており、該リセット信号発生手段は、該クロック
数カウンタ手段からのカウントアウト信号によりリセッ
ト信号を生成するものであり、且つ該セレクタ手段は、
該デコーダ手段からのセレクト信号により所定の機能ブ
ロックを選択し、該リセット信号発生手段からのリセッ
ト信号により当該機能ブロックに対してリセット信号を
出力する機能を有するものである事を特徴とする機能ブ
ロックの選択的リセット装置。 - 【請求項３０】 当該エッジ検出手段に於けるリセット
信号のエッジ間隔を該リセット信号から生成した遅延信
号に基づいて検出する様にした事を特徴とする請求項２
９記載の機能ブロックの選択的リセット装置。 - 【請求項３１】 複数個の機能ブロックが一つの制御系
により制御されるシステムに於いて、クロック信号入力
手段、リセット信号入力手段、該リセット信号入力手段
に接続されたリセット検出手段、該クロック信号入力手
段に接続され、当該クロック信号をカウントするクロッ
ク数カウンタ手段、該クロック数カウンタ手段のカウン
ト値をラッチするラッチ手段、当該クロック数カウンタ
手段のカウント値と該ラッチ手段に記憶されたカウント
値とを比較する検査手段、リセット信号発生手段、デコ
ーダ手段、及びセレクタ手段とから構成されており、該
リセット検出手段は、該リセット信号がアクティブの
間、該クロック数カウンタ手段に対してクロック数のカ
ウントをアクティブにする信号を出力すると共に、該リ
セット信号が、アクティブからインアクティブに変化し
た時に、該デコーダ手段と該リセット信号発生手段に対
してリセットが終了した事を通知する機能を有するもの
であり、該クロック数カウンタ手段は、該リセット検出
手段からのクロック数のカウントアクティブ信号により
当該クロック数のカウントを行う機能を有しており、当
該ラッチ手段は、該デコーダ手段からのクロック数カウ
ンタ値ラッチ指示信号により当該クロック数カウンタ手
段のカウント値を記憶する機能を有するものであり、
又、該検査手段は、該クロック数カウンタ手段のカウン
ト値と該ラッチ手段に記憶されたカウント値とを差分を
演算して当該デコーダ手段にその結果を出力する機能を
有しており、当該デコーダ手段は、該リセット検出手段
からのリセット終了信号により該検査手段からの演算値
に対応する機能ブロックを選択するセレクト信号を発生
すると同時に、該ラッチ手段に対するクロック数カウン
ト値のラッチ指示を行う機能を有しており、該リセット
信号発生手段は、リセット検出手段からのリセット終了
信号によりリセット信号を発生する機能を有しており、
且つ該セレクタ手段は、該デコーダ手段からのセレクト
信号により所定の機能ブロックを選択し、該リセット信
号発生手段からのリセット信号により当該機能ブロック
に対してリセット信号を出力する機能を有するものであ
る事を特徴とする機能ブロックの選択的リセット装置。 - 【請求項３２】 複数個の機能ブロックが一つの制御系
により制御されるシステムに於いて、クロック信号入力
手段、リセット信号入力手段、該リセット信号から当該
リセット信号に於けるエッジを検出するエッジ検出手
段、該エッジ検出手段からの出力信号を入力して該リセ
ット信号のエッジ回数を計数するエッジ回数カウンタ手
段、該クロック信号入力手段に接続され、当該クロック
信号をカウントするクロック数カウンタ手段、リセット
信号発生手段、デコーダ手段、及びセレクタ手段とから
構成されており、該エッジ検出手段は、該リセット信号
からエッジを検出して該クロック数カウンタ手段と該エ
ッジ回数カウンタ手段へ検出信号を出力するものであ
り、該クロック数カウンタ手段は、該エッジ検出手段か
らからの信号を受信する毎にカウント値を初期化してか
らクロック数のカウントを開始し、カウントアウト発生
により当該エッジ回数カウンタ手段のカウント値を初期
化してから、自らのクロック数カウント値を初期化する
機能を有するものであり、当該デコーダ手段は、該エッ
ジ回数カウンタ手段からのカウント値を常時デコードし
て有効なカウント値のデコード値に対応する所定の機能
ブロックを選択するセレクト信号を発生すると同時に、
該リセット信号発生手段に対してデコードが完了したこ
とを通知する機能を有しており、該リセット信号発生手
段は、該デコーダ手段からのデコード完了信号によって
リセット信号を発生する機能を有しており、且つ該セレ
クタ手段は、該デコーダ手段からのセレクト信号により
所定の機能ブロックを選択し、該リセット信号発生手段
からのリセット信号により当該機能ブロックに対してリ
セット信号を出力する機能を有するものである事を特徴
とする機能ブロックの選択的リセット装置。 - 【請求項３３】 複数個の機能ブロックが一つの制御系
により制御されるシステムに於いて、リセット信号入力
手段、該リセット信号から当該リセット信号に於けるエ
ッジを検出するエッジ検出手段、該エッジ検出手段から
の出力信号を入力して該リセット信号のエッジ回数を計
数するエッジ回数カウンタ手段、該エッジ検出手段から
の信号を入力すると共に、入力される該リセット信号の
エッジ検出時刻を内部的に所定の時間遅延させたエッジ
遅延信号と該エッジ検出手段からのエッジ信号とを比較
して、当該リセット信号の該エッジ遅延信号より該エッ
ジ検出手段からの信号の到着が早い場合には、出力信号
レベルは変化させず、当該リセット信号の該エッジ遅延
信号より該エッジ検出手段からの信号の到着が遅い場合
には、出力信号レベルを変化させる様に構成された遅延
回路手段、該遅延回路から出力された遅延信号のエッジ
を検出し該エッジ回数カウンタ手段のカウント値を初期
化する遅延検出回路手段、該デコーダ手段は、該エッジ
回数カウンタ手段からのカウント値を常時デコードして
有効なカウント値のデコード値に対応する所定の機能ブ
ロックを選択するセレクト信号を発生すると同時に、該
リセット信号発生手段に対してデコードが完了したこと
を通知する機能を有しており、該リセット信号発生手段
は、該デコーダ手段からのデコード完了信号によってリ
セット信号を発生する機能を有しており、且つ該セレク
タ手段は、該デコーダ手段からのセレクト信号により所
定の機能ブロックを選択し、該リセット信号発生手段か
らのリセット信号により当該機能ブロックに対してリセ
ット信号を出力する機能を有するものである事を特徴と
する機能ブロックの選択的リセット装置。 - 【請求項３４】 複数個の機能ブロックが一つの制御系
により制御されるシステムに於いて、クロック信号入力
手段、リセット信号入力手段、該リセット信号入力手段
に接続されたリセット検出手段、該クロック信号入力手
段に接続されたクロック数カウンタ手段、リセット信号
発生手段、デコーダ手段、及びセレクタ手段とから構成
されており、該リセット検出手段は、該リセット信号が
アクティブの間、該クロック数カウンタ手段に対してク
ロック数のカウントをアクティブにする信号を出力する
機能を有すると共に、該クロック数カウンタ手段は、該
リセット検出手段からのクロック数のカウントアクティ
ブ信号により当該クロック数のカウントを行うと共に該
リセット検出手段からのクロック数のカウントアクティ
ブ終了信号により自らのクロック数カウント値を初期化
する機能を有しており、機能を有しており、該デコーダ
手段は、クロック数カウンタ手段からのカウント値を常
時デコードして有効なカウント値のデコード値に対応す
る所定の機能ブロックを選択するセレクト信号を発生す
ると同時に、該リセット信号発生手段に対してデコード
が完了したことを通知する機能を有しており、該リセッ
ト信号発生手段は、該デコーダ手段からのデコード完了
信号によってリセット信号を発生する機能を有してお
り、且つ該セレクタ手段は、該デコーダ手段からのセレ
クト信号で機能ブロックを選択し且つ該リセット信号発
生手段からのリセット信号を当該選択された機能ブロッ
クに出力する機能を有するものである事を特徴とする機
能ブロックの選択的リセット装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6328924A JPH08185244A (ja) | 1994-12-28 | 1994-12-28 | 機能ブロックの選択的リセット方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6328924A JPH08185244A (ja) | 1994-12-28 | 1994-12-28 | 機能ブロックの選択的リセット方法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08185244A true JPH08185244A (ja) | 1996-07-16 |
Family
ID=18215623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6328924A Pending JPH08185244A (ja) | 1994-12-28 | 1994-12-28 | 機能ブロックの選択的リセット方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08185244A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007257462A (ja) * | 2006-03-24 | 2007-10-04 | Nec Corp | バスリセット・システム及び方法 |
| JP2010009427A (ja) * | 2008-06-27 | 2010-01-14 | Fujitsu Ten Ltd | 信号処理装置および信号処理方法 |
| EP2302484A2 (en) | 2009-09-18 | 2011-03-30 | Renesas Electronics Corporation | Semiconductor integrated device and control method thereof |
| JP2012198805A (ja) * | 2011-03-22 | 2012-10-18 | Denso Corp | 制御装置 |
| US8909995B2 (en) | 2004-09-09 | 2014-12-09 | Lapis Semiconductor Co., Ltd. | Microcomputer with watchdog timer generating internal and external reset signals |
-
1994
- 1994-12-28 JP JP6328924A patent/JPH08185244A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8909995B2 (en) | 2004-09-09 | 2014-12-09 | Lapis Semiconductor Co., Ltd. | Microcomputer with watchdog timer generating internal and external reset signals |
| JP2007257462A (ja) * | 2006-03-24 | 2007-10-04 | Nec Corp | バスリセット・システム及び方法 |
| JP2010009427A (ja) * | 2008-06-27 | 2010-01-14 | Fujitsu Ten Ltd | 信号処理装置および信号処理方法 |
| EP2302484A2 (en) | 2009-09-18 | 2011-03-30 | Renesas Electronics Corporation | Semiconductor integrated device and control method thereof |
| US8154325B2 (en) | 2009-09-18 | 2012-04-10 | Renesas Electronics Corporation | Semiconductor integrated device and control method thereof |
| JP2012198805A (ja) * | 2011-03-22 | 2012-10-18 | Denso Corp | 制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2008521159A (ja) | プログラマブル・メモリ・ビルト・イン・セルフ・テスト（ｍｂｉｓｔ）の方法及び装置 | |
| JP2009147221A (ja) | 半導体装置 | |
| JP2010197291A (ja) | 半導体装置、並びに半導体装置の設計方法、設計装置、および故障検出方法 | |
| US20160196148A1 (en) | Time Monitoring in a Processing Element and Use | |
| US6167561A (en) | Method and apparatus for entry of timing constraints | |
| JPH08185244A (ja) | 機能ブロックの選択的リセット方法及びその装置 | |
| JPH04119588A (ja) | メモリのリフレッシュ制御回路 | |
| JP2003288798A (ja) | 半導体メモリ装置 | |
| Ara et al. | A proposal for transaction-level verification with component wrapper language | |
| JP4316644B2 (ja) | 論理シミュレーション装置 | |
| JP2007052640A (ja) | 非同期回路の検証装置、非同期回路の検証方法およびその検証プログラム | |
| JP2000156088A (ja) | 同期ｓｒａｍ回路 | |
| JP2003316566A (ja) | パイプラインプロセッサ | |
| JP2001035155A (ja) | パイプレジスタ及びそれを備えた半導体メモリ素子 | |
| JP2004171149A (ja) | マルチサイクルパス解析方法 | |
| JP2002245778A (ja) | 半導体装置 | |
| Fragal et al. | Reducing the concretization effort in FSM-based testing of software product lines | |
| JP2001085620A (ja) | 集積回路の試験装置 | |
| JP4405280B2 (ja) | 静的タイミング解析装置による低電圧スイングバスの解析方法 | |
| En-Nouaary et al. | Timed test cases generation based on msc-2000 test purposes | |
| JP2006134374A (ja) | 半導体装置及び半導体装置のテスト方法 | |
| JP5942417B2 (ja) | シミュレーション装置、シミュレーション方法及びシミュレーションプログラム | |
| JP7354815B2 (ja) | 検証支援装置、検証支援方法および検証支援プログラム | |
| JP6892946B1 (ja) | 情報処理装置、設定方法および設定プログラム | |
| JPH11259554A (ja) | 論理回路のタイミング解析方法ならびに同方法を用いた論理合成システム、及び同方法がプログラムされ記録される記録媒体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040706 |