JP2001202270A - 内部バストレース機能付プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 チップ面積を増大させることなく内部バスア
クセス情報を格納する内部バスアクセス情報格納用トレ
ースメモリをプロセッサ内に設ける。 【解決手段】 プロセッサ（１０）内に、トレースモー
ド時においては内部バスアクセス情報を格納し、通常動
作モード時には、ＣＰＵに対する内蔵メモリとして格納
する内蔵トレースメモリ（１３）を設ける。この内蔵ト
レースメモリのトレースモード時の入出力データビット
数を内部データバス（２５）のビット幅の自然数倍に設
定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、内部バスのアク
セス情報を格納するためのトレースメモリを内蔵するプ
ロセッサに関する。

【０００２】

【従来の技術】プロセッサなどのソフトウェアで動作す
る処理装置に対しては、そのソフトウェアの検証などの
デバッグ作業が行なわれる。このデバッグ作業におい
て、プロセッサの命令の実行順序およびその命令を実行
する際にアクセスしたデータの情報を利用し、エラーが
発生した原因を検出する。このような情報を収集するこ
とを、プロセッサの実行のトレースをとると一般的に呼
ばれている。このトレース情報により、プロセッサが実
際に動作した状態をモニタすることができ、エラー発生
の原因を検出するのが容易となり、ソフトウェアデバッ
グが効率的に行なわれる。

【０００３】プロセッサの実行のトレースをとるために
は、通常、プロセッサ（チップ）外部にトレースメモリ
を設け、プロセッサの生成するアドレス、データおよび
バス制御信号等のバスアクセス情報をこの外部に設けら
れたトレースメモリに格納し、この格納情報を利用し
て、ソフトウェアのデバッグを実行する。

【０００４】しかしながら、このトレースメモリへのバ
スアクセス情報の格納は、専用のインターフェイス回路
またはプロセッサに設けられた通常のインターフェイス
回路を介して実行される。プロセッサの内部動作周波数
がたとえば２００ＭＨｚまたは３００ＭＨｚと高速化す
ると、このプロセッサ内部動作速度は、外部バスの周波
数よりもはるかに高速である。インターフェイス回路
は、この外部バスとプロセッサ内部の動作速度の差をバ
ッファするために設けられており、内部データ／信号な
どのバスアクセス情報をトレースメモリへ格納する場合
には、外部バスの動作周波数に合せて低速で転送する。
したがって、プロセッサの内部動作速度に合せてバスア
クセス情報をトレースメモリに格納することができなく
なり、内部バスアクセス情報のうち外部バスの動作周波
数に応じて適当に間引いた情報しか直接トレースメモリ
へ読込むことしかできない。

【０００５】このような高速プロセッサにおいても、バ
スアクセス情報をトレースするために、プロセッサ内部
にトレースメモリを内蔵する構成が、たとえば特開平２
−３１０７３８号公報、特開平２−２０８７８５号公報
等において提案されている。トレース完了後、この内蔵
トレースメモリからバスアクセス情報を読出して、ソフ
トウェア等のデバッグを実行する。

【０００６】

【発明が解決しようとする課題】このように、プロセッ
サにトレースメモリを内蔵した場合、製品として出荷さ
れた場合において、このトレースメモリはプロセッサ内
に存在したまま出荷される。このトレースメモリは、プ
ロセッサのソフトウェアデバッグ等のためだけに用いら
れており、実際のデータ処理には用いられない。したが
って、プログラムのデバッグ時にしか利用されないトレ
ースメモリのために、このプロセッサのチップ面積が増
大し、プロセッサのコストが増大するという問題があっ
た。

【０００７】それゆえ、この発明の目的は、チップ面積
を増大させることなく高速動作するプロセッサのバスア
クセスのトレースを容易にとることのできる内部バスデ
バッグ機能付プロセッサを提供することである。

【０００８】

【課題を解決するための手段】請求項１に係る内部バス
トレース機能付プロセッサは、少なくとも内部データを
転送する内部データバスおよびアドレス信号を伝達する
アドレスバスを含む内部バスと、この内部バスに結合さ
れ、内部データバス上の内部データを格納するための第
１の内蔵メモリと、内部バスに結合され、少なくとも内
部データバス上のデータを処理する処理装置と、内部バ
スに結合され、トレースモード時内部バス上の情報を格
納し、トレースモード以外の動作モード時処理装置が使
用するためのデータを格納する第２の内蔵メモリを備え
る。

【０００９】請求項２に係る内部バストレース機能付プ
ロセッサは、請求項１のプロセッサにおいて、第２の内
蔵メモリが、トレースモード時第２の内蔵メモリの入出
力データビット幅を内部データバスのビット幅以上に設
定し、かつトレースモード以外の動作モード時第２の内
蔵メモリの入出力データのビット幅を内部データバスの
ビット幅と同じに設定するための制御回路を含む。

【００１０】請求項３に係る内部バストレース機能付プ
ロセッサは、請求項２の制御回路が、第２の内蔵メモリ
のトレースモード時における入出力データのビット幅を
内部データバスのビット幅の自然数倍に設定する。

【００１１】請求項４に係る内部バストレース機能付プ
ロセッサは、請求項２または３のプロセッサにおいて制
御回路が、予め定められたアドレスと内部バス上のアド
レスとの一致を検出するための検出手段と、検出手段か
らの一致検出信号によりセットされるフリップフロップ
と、固定電圧発生手段と、検出手段、フリップフロップ
および固定電圧発生手段の出力の１つを動作モード指示
に従って選択するための選択手段と、トレースモード時
この選択手段の出力信号に従って第２の内蔵メモリへの
内部バス上の情報の書込をイネーブルする書込イネーブ
ル手段を備える。

【００１２】請求項５に係る内部バストレース機能付プ
ロセッサは、請求項４のプロセッサにおいて書込イネー
ブル手段は、内部バス上の有効データ存在を示すストロ
ーブ信号に応答して書込イネーブルの活性化回数が所定
値に到達するとトレースモード終了信号を生成する手段
を含む。

【００１３】プロセッサ内部に第１および第２の内蔵メ
モリを設け、この第２の内蔵メモリを、トレースモード
時には、内部バスのアクセス情報を格納するトレースメ
モリとして使用し、このトレースモード以外の動作モー
ド時には、第１および第２の内蔵メモリを、プロセッサ
がアクセス可能なアドレス空間を形成する内蔵メモリと
して利用することにより、メモリの利用効率が改善さ
れ、実使用時において不要となる構成要素がプロセッサ
内に存在するのを防止することができ、このプロセッサ
のチップサイズが増大するのを抑制することができる。

【００１４】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う内部バストレース機能付プロセ
ッサの全体の構成を概略的に示す図である。図１におい
て、プロセッサ１０は、たとえば２００ＭＨｚのクロッ
ク信号に同期して動作する中央演算処理装置（ＣＰＵ）
１１と、ＣＰＵ１１の３２ビットの命令およびデータを
格納する３２ビット・１６Ｋワードの記憶容量を有する
内蔵メモリ１２と、トレースモード時、内部バス１９上
の情報を格納し、かつトレースモード以外の動作モード
時には、ＣＰＵ１１の３２ビットの命令またはデータを
格納する内蔵トレースメモリ１３と、ＣＰＵ１１の動作
速度を規定する２００ＭＨｚのクロック信号を発生する
クロックジェネレータ１６と、外部装置との間のインタ
ーフェイスをとる外部バスインターフェイス（Ｉ／Ｆ）
回路１４を含む。

【００１５】外部バスインターフェイス（Ｉ／Ｆ）回路
１４は、外部バス２９と、たとえば２０ＭＨｚの速度で
データ／信号群１５を送受する。

【００１６】内部バス１９は、クロックジェネレータ１
６からのクロック信号を伝達するクロック信号線２０
と、内蔵メモリ１２および内蔵トレースメモリ１３に対
するアドレスを指定する２４ビットのアドレス信号を伝
達する内部アドレスバス２１と、この内部バス上に有効
データ／命令が存在するか否か、すなわち内蔵メモリ１
２または内蔵トレースメモリ１３または外部装置へアク
セスが行なわれるか否かを示すバスストローブ信号を伝
達するバスストローブ信号線２２と、データの書込／読
出を指示するリード／ライト指示信号Ｒ／Ｗを伝達する
リード／ライト信号線２３と、内部バス上のアクセスさ
れる情報が命令であるのかデータであるのかを指示する
命令（Ｉｎｓ）／データ（Ｄａｔａ）識別信号を伝達す
る命令／データ識別信号線２４と、３２ビットの内部デ
ータを伝達する内部データバス２５を含む。内部バス１
９は、外部バスインターフェイス回路１４、ＣＰＵ１
１、内部メモリ１２および内蔵トレースメモリ１３に結
合される。

【００１７】内蔵トレースメモリ１３は、外部のたとえ
ばテスタからトレース指示信号線２６を介して与えられ
るトレースモード指示信号に従って、その動作モードが
決定される。この内蔵トレースメモリは、６４ビット・
１Ｋの記憶容量を有する。トレースモード時には内蔵ト
レースメモリ１３は、６４ビットの情報を格納し、トレ
ースモード以外の動作モード時、すなわちトレース結果
の読出モード時および通常動作モード時には、３２ビッ
トのデータを内部データバス２５と送受する。この内蔵
トレースメモリ１３は、また、トレース動作モード時所
定の条件が満たされるとトレース終了指示信号を発生し
て信号線２７を介してＣＰＵ１１に内部バスアクセス情
報のトレース完了を通知する。

【００１８】内蔵トレースメモリ１３は、６０ビットの
ビット幅の内部バス１９のクロック信号線２０上のクロ
ック信号を除く情報をトレースモード時格納する。すな
わち、この内蔵トレースメモリ１３は、３２ビットの内
部データと、２４ビットの内部アドレス信号と、１ビッ
トのバスストローブ信号と１ビットのリード／ライト指
示信号Ｒ／Ｗと、命令／データ識別信号Ｉｎｓ／Ｄａｔ
ａの合計５９ビットのバスアクセス情報を格納する。

【００１９】図２は、図１に示す内蔵トレースメモリ１
３の構成を概略的に示す図である。図２において、内蔵
トレースメモリ１３は、６４ビットのＩＯブロック♯０
−♯６３を有するメモリセルアレイ３３と、トレース信
号線２６上のトレースモード指示信号ＴＲＭと内部アド
レスバス２１上の２４ビットのアドレス［０：２３］と
内部データバス２５上の内部データ［０：３１］とを受
け、トレースモード時には、内部データバス２５へ与え
られた初期アドレスに従って、８バイト境界のアドレス
を生成しかつトレースモード以外の動作モード時には、
内部アドレスバス２１上のアドレス［０：２３］に従っ
てアドレス信号を生成するトレースアドレス信号生成回
路３０と、トレースアドレス信号生成回路３０からのア
ドレス信号をデコードし、メモリセルアレイ３３のアド
レス指定されたメモリセルを選択するメモリアドレスデ
コーダ３２と、メモリセルアレイ３３のＩＯブロック♯
０−♯６３に対応して設けられる書込／読出回路群３５
を含む。このメモリセルアレイ３３のＩＯブロック♯０
−♯６３それぞれにおいて、メモリアドレスデコーダ３
２により、１ビットのメモリセルが選択される。

【００２０】内蔵トレースメモリ１３は、さらに、トレ
ースモード指示信号ＴＲＭとリード／ライト指示信号Ｒ
／Ｗと内部アドレス［０：２３］と内部データ［０：３
１］とに従って、メモリセルアレイ３３のＩＯブロック
に対する書込を制御するトレースライトイネーブル信号
ＴＷ０およびＴＷ１を生成するトレースライト信号生成
回路４０と、アドレスバス２１上の２４ビットのアドレ
ス［０：２３］とバスストローブ信号線２２上のバスス
トローブ信号ＢＳＴＲとリード／ライト指示信号Ｒ／Ｗ
とに従って、メモリセルアレイ３３の６４ビットのＩＯ
ブロックのうち３２ビットのＩＯブロックからのメモリ
セルデータの読出を制御するトレースリード信号ＴＲ０
およびＴＲ１を生成するトレースリード信号生成回路５
０とを含む。

【００２１】トレースライト信号生成回路４０からのト
レースライトイネーブル信号ＴＷ０は、メモリセルアレ
イ３３のＩＯブロック♯０−♯３１に対する書込を、活
性化時イネーブルする。トレースライトイネーブル信号
ＴＷ１は、活性化時、ＩＯブロック♯３２−♯６３に対
するデータの書込をイネーブルする。ＩＯブロック♯０
−♯３１の書込／読出回路群に設けられる書込ドライブ
回路４３へは、トレースライトイネーブル信号ＴＷ０が
与えられ、ＩＯブロック♯３２−♯６３に対して設けら
れる書込／読出回路群３５のライトドライブ回路４４へ
は、トレースライトイネーブル信号ＴＷ１が与えられ
る。これらのライトドライブ回路４３および４４は、ト
レースライトイネーブル信号ＴＷ０およびＴＷ１の活性
化時活性化され、与えられた内部書込データに従って対
応のＩＯブロックへデータ（情報）を伝達する。

【００２２】ＩＯブロック♯０−♯３１に対して設けら
れる読出アンプ回路５３は、トレースリード信号生成回
路５０からのトレースリードイネーブル信号ＴＲ０を受
ける。一方、ＩＯブロック♯３２−♯６３に対して設け
られる書込／読出回路群３５に含まれる読出アンプ回路
５４は、トレースリードイネーブル信号ＴＲ１を受け
る。ＩＯブロック♯３２−♯６３に対して設けられる書
込／読出回路群３５においては、各ＩＯブロックに対応
して、内部データバス２５上の対応のビットとトレース
データバス３４上の対応のビットの一方をトレースモー
ド指示信号ＴＲＭに従って選択するセレクタ４９が設け
られる。セレクタ４９の出力信号（データ）が、対応の
ライトドライブ回路４４へ与えられる。また、ＩＯブロ
ック♯０−♯３１は、トレースモード時およびそれ以外
の動作モード時においては、選択時、内部データバス２
５とデータビットの授受を行なう。一方ＩＯブロック♯
３２−♯６３については、トレースモード時にはセレク
タ４９がトレースデータバス３４上の情報ビットを選択
し、一方それ以外の動作モード時には、内部データバス
２５上のデータビットをセレクタ４９が選択する。した
がって、ＩＯブロック♯３２−♯６３は、トレースモー
ド時には、トレースデータバス３４上の情報ビットを格
納し、それ以外の動作モード時においては内部データバ
ス２５上のデータビットを格納する。

【００２３】読出動作モード時においては、トレース情
報を外部の装置へ内部データバス２５を介して転送する
必要があり、この書込／読出回路群３５に含まれる読出
アンプ回路５３および５４は、活性化時内部データバス
２５上に対応のデータビットを伝達する。

【００２４】トレースデータバス３４へは、内部アドレ
スバス２１上のアドレス［０：２３］、バスストローブ
信号ＢＳＴＲ、リード／ライト指示信号Ｒ／Ｗ、命令／
データ識別信号Ｉｎｓ／Ｄａｔａが与えられる。したが
って、このトレースデータバス３４は、２７ビットの信
号を受ける。対応のＩＯブロック♯３２−♯６３は、３
２ビットであり、この５ビットのＩＯブロックは、トレ
ースすべきアクセス情報が増加した場合のために保存さ
れる。

【００２５】内蔵トレースメモリ１３は、さらに、トレ
ースライト信号生成回路４０からのトレースライトイネ
ーブル信号ＴＷ０およびＴＷ１に従って所定の条件が満
足されたとき、トレース終了信号ＥＯＴＲを信号線２７
を介してＣＰＵ１１へ与えるトレース終了信号生成回路
６０を含む。このトレース終了信号生成回路６０のトレ
ース終了検出動作は後に詳細に説明するが、ある回数、
バスアクセス情報が格納されたときに、トレース終了指
示信号ＥＯＴＲが活性化される。

【００２６】次に、内蔵トレースメモリ１３への、内部
バスアクセス情報（トレース情報）の書込および読出動
作について説明する。

【００２７】ＣＰＵ１１は、内蔵メモリ１２に格納され
た命令を内部バス１９を介して読出し、読出した命令を
実行する。命令の実行に必要なデータが内蔵メモリ１２
に格納されている場合には、再び、ＣＰＵ１１は内部バ
ス１９を介して内蔵メモリ１２に格納されたデータを読
出す。また、この命令実行後の処理結果に相当するデー
タを内蔵メモリ１２に格納する場合には、内部バス１９
を経由して、この処理結果データを内蔵メモリ１２に格
納する。したがって、内部バス１９上の命令およびデー
タの転送についての情報は、ＣＰＵ１１がどのように動
作したかを知る上で重要な情報である。ＣＰＵ１１のプ
ログラムの開発およびデバッグ時には、これらの内部バ
ス１９上を転送される情報を利用することにより、プロ
グラムの開発およびデバッグの効率を上げることができ
る。

【００２８】トレースモードに設定されるとき、図１に
示すトレース信号線２６上のトレースモード指示信号Ｔ
ＲＭが活性状態の“１”に設定される。このトレースモ
ード指示信号ＴＲＭが活性状態となると、トレースアド
レス信号生成回路３０、トレースライト信号生成回路４
０およびトレースリード信号生成回路５０がトレースモ
ード動作に入り、バスストローブ信号線２２上のバスス
トローブ信号ＢＳＴＲが活性化されると、内部バス１９
上の情報をメモリセルアレイ３３に格納する。すなわ
ち、図２に示すアドレスバス２１上のアドレス［０：２
３］、バスストローブ信号線２２上のバスストローブ信
号ＢＳＴＲ、リード／ライト信号線２３上のリード／ラ
イト指示信号Ｒ／Ｗ、信号線２４上の命令／データ識別
信号Ｉｎｓ／Ｄａｔａが、内部データバス２５上の内部
データ［０：３１］とともにトレースメモリ１３に格納
される。

【００２９】メモリセルアレイ３３においては、内部デ
ータバス２５上の３２ビットのデータ［０：３１］が、
ＩＯブロック♯０−♯３１に格納される。残りのアクセ
ス制御情報は、トレースデータバス３４を介してかつセ
レクタ４９を介してＩＯブロック♯３２−♯５８に書込
まれる。内部バスアクセス情報は、３２ビットの内部デ
ータを含めて５９ビットであり、ＩＯブロック♯３２−
♯５８に、バスアクセス制御情報が書込まれる。ＣＰＵ
１１は、２００ＭＨｚのクロック信号に従って動作して
内部バス１９上の情報を転送しており、内蔵トレースメ
モリ１３への内部バスアクセス情報の書込も、このクロ
ックジェネレータ１６からの内部クロック信号に同期し
て２００ＭＨｚの動作速度で行なわれる。

【００３０】内蔵トレースメモリ１３への内部バス１９
のアクセス情報の書込モードは、以下の３種類から選択
することができる：第１は、内部バス１９がアクセスさ
れたとき（バスストローブ信号が活性化されたとき）、
この内部バスアクセスすべてについて内部バス１９の情
報を内蔵トレースメモリ１３に格納する、第２は、ＣＰ
Ｕ１１のアドレス空間のうち指定されたアドレス領域内
に対する内部バスアクセスについて内部バス１９の情報
を内蔵トレースメモリ１３に格納する、および第３は、
あるアドレスのアクセスの後、所定回数の内部バスアク
セスについて内部バス１９の情報を内蔵トレースメモリ
１３に書込む。これらの内部バスアクセス情報（トレー
ス情報）の書込の制御は、図２に示すトレースライト信
号生成回路４０の制御の下に動作モードに応じて設定さ
れた条件が成立したときに、内部バスアクセス情報の内
蔵トレースメモリ１３への格納が行なわれる。

【００３１】内蔵トレースメモリ１３への内部バス１９
の情報の書込の終了条件は、以下のいずれかの条件であ
る：第１は、内蔵トレースメモリ１３への書込回数が、
予め設定された書込回数に達したときに、この内蔵トレ
ースメモリ１３への内部バス１９の情報の書込が終了す
る；第２は、トレースモードが終了したときに、すなわ
ちトレース信号線２６上のトレースモード指示信号ＴＲ
Ｍが“１”から“０”に設定されたときに、内蔵トレー
スメモリ１３への内部バス１９の情報の書込が終了す
る。この内蔵トレースメモリ１３への書込の終了検出お
よび制御は、トレース終了信号生成回路６０により行な
われる。トレース終了信号生成回路６０は、これらの条
件のいずれかが成立した場合、トレースモード終了指示
信号ＥＯＴＲを活性化してＣＰＵ１１に内部バスアクセ
ス情報書込完了を告知する。

【００３２】ＣＰＵ１１は、この信号線２７を介して与
えられるトレースモード終了指示信号ＥＯＴＲに従っ
て、内部バス１９のアクセスの停止および／または外部
バスインターフェイス回路（Ｉ／Ｆ）１４を介して、外
部バス２９に内蔵トレースメモリ１３への内部バスアク
セス情報書込完了を告知する。外部のテスタまたはデバ
ッグ装置は、トレースモード指示信号ＴＲＭを“０”に
設定する（上述の第１の条件で書込が終了するとき）。

【００３３】内蔵トレースメモリ１３への内部バスアク
セス情報の書込が終了すると、トレースモード信号線２
６上のトレースモード指示信号ＴＲＭが“０”に設定さ
れ、通常モードの動作が行なわれる。通常動作モードに
従って、内蔵トレースメモリ１３に格納された内部バス
アクセス情報の読出が行なわれこの場合、外部からのテ
スタまたはデバッグ装置が、外部バス２９から外部バス
インターフェイス回路（Ｉ／Ｆ）１４を介して内蔵トレ
ースメモリ１３にアクセスし、内蔵トレースメモリ１３
に格納された内部バスアクセス情報を読出す。外部バス
インターフェイス回路（Ｉ／Ｆ）１４は、ＣＰＵ１１の
動作周波数（２００ＭＨｚ）よりも低速の２０ＭＨｚの
動作周波数での動作を仮定している。したがって、内部
の高速のバスアクセス情報を、低速で動作する外部バス
インターフェイス回路（Ｉ／Ｆ）１４を介してすべて読
出すことができる。

【００３４】内蔵メモリ１３は、ＩＯビットが６４ビッ
トであり、そのビット幅は、内部データバス２５のビッ
ト幅３２の自然数倍（２倍）である。したがって、内蔵
トレースメモリ１３に対し３２ビット単位で容易にアク
セスすることができ（上位３２ビットおよび下位３２ビ
ットのＩＯブロック群に分割してアドレス指定する）、
内蔵メモリとして通常動作モード時利用することができ
る。

【００３５】また、トレース情報（内部バスアクセス情
報）の読出時にも、３２ビット単位で情報の読出が行な
われる。したがって、この内部データバス２５を用い
て、この内部データバス２５のビット幅よりも広いビッ
ト幅を有する内部バスアクセス情報を内部データバス２
５を介して外部バス２９へ読出すことができる。なお、
ＩＯブロックの数は内部データバスのビット幅の自然数
倍であればよい。次に、この内部バストレース機能付プ
ロセッサ１０の具体的動作および各部の構成について説
明する。

【００３６】図３は、この発明に従う内部バストレース
機能付プロセッサ１０のメモリマップの一例を示す図で
ある。図３においては、内蔵メモリ１２は、６４Ｋバイ
トの記憶容量を有する。この内蔵メモリ１２に対して
は、アドレス領域Ｈ’００００００からＨ’００ｆｆｆ
ｆの領域が割当てられる。このアドレス領域のうち、ア
ドレス領域Ｈ’００００００からＨ’００７ｆｆｆが命
令を格納する命令領域として用いられる。アドレスＨ’
００８０００からＨ’００ｆｆｆｆの領域が、データを
格納する領域として使用される。ここで、「Ｈ’」は、
１６進表示を示す。

【００３７】内蔵トレースメモリ１３には、アドレス領
域Ｈ’２０００００からＨ’２０１ｆｆｆの領域が割当
てられる。内蔵トレースメモリ１３は、８Ｋバイトの記
憶容量を有する。

【００３８】外部の記憶装置（ディスク記憶装置、ＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）、
フラッシュメモリ等）に対しては、アドレス領域Ｈ’８
０００００からＨ’ｆｆｆｆｆｆのアドレス領域が割当
てられる。この外部領域には、８Ｍバイトの記憶容量が
準備される。アドレスＨ’００ｆｆｆｆからＨ’１ｆｆ
ｆｆｆおよびＨ’２０２０００からＨ’７ｆｆｆｆｆは
使用禁止領域である。

【００３９】内蔵メモリ１２、内蔵トレースメモリ１
３、および外部記憶装置は、外部装置のアドレス割当が
バイト単位割当となるため、内蔵メモリ１２に対して
は、４バイト境界（３２ビット単位）のアドレスが与え
られる。内蔵トレースメモリ１３には、トレースモード
時には、６４ビットの内部バスアクセス情報を格納する
ため、８バイト境界のアドレスが与えられる。それ以外
の通常動作モード時には、トレースメモリ１３には、４
バイト境界のアドレスが与えられる。ここで、４バイト
境界のアドレスは、４単位でアドレスが割当てられる状
態を示し、８バイト境界アドレスは、アドレスが８単位
で更新される状態を示す。

【００４０】図４は、トレースモード時における内部バ
スの信号／データおよび内蔵トレースメモリ内の制御信
号の状態を示すタイミングチャートである。以下、図２
から図４を参照して、具体的なトレースモード時の内部
バスアクセス情報格納動作について説明する。

【００４１】サイクルＣＹ０において、ＣＰＵ１１が、
内蔵メモリ１２に対し命令リードを行なう。このときア
ドレスＨ’００００００が内部アドレスバス２１上に送
出される。また内部バス１９上に有効信号が出力された
ため、バスストローブ信号ＢＳＴＲがＨレベルの活性状
態とされる。命令読出であるため、リード／ライト指示
信号Ｒ／Ｗは、Ｈレベルの読出指示状態に設定される。
また命令／データ識別信号Ｉ／Ｄ（Ｉｎｓ／Ｄａｔａ）
が、命令の読出であるため、Ｈレベル（“１”）に保持
される。このサイクルＣＹ０において、内部データバス
２５上に、アクセスされた命令Ｄａ１が読出される。一
方、内蔵トレースメモリ１３においては、トレースアド
レス信号生成回路３０が、アドレスＨ’２０００００を
生成する。トレースモード時においては、内蔵トレース
メモリ１３へは、内部アクセス情報の書込のみが行なわ
れるため、トレースリードイネーブル信号ＴＲ０および
ＴＲ１はともにＬレベル（“０”）に保持される。バス
ストローブ信号ＢＳＴＲが活性化されると、図２に示す
トレースライト信号生成回路４０からのトレースライト
イネーブル信号ＴＷ０およびＴＷ１が活性化される。こ
れにより、内蔵トレースメモリ１３に、内部データバス
上に読出されたデータＤａ１およびトレースデータバス
３４上に読出されたトレースデータ（アドレス、バスス
トローブ、リード／ライト指示信号、命令／データ識別
信号）Ｄａ２が格納される。

【００４２】次のサイクルＣＹ１は、ＣＰＵ１１が読出
した命令を実行しており、内部バスはアイドル状態であ
る。したがって、バスストローブ信号ＢＳＴＲは、非活
性状態のＬレベルとなる。

【００４３】サイクルＣＹ２において、再びＣＰＵ１１
が、内蔵メモリ１２に対しデータ読出を実行する。この
ときのアドレスＨ’００８０００であり、このアドレス
上の３２ビットのデータＤｂ１が内部データバス２５上
に読出される。一方、トレースメモリ１３においては、
再びこのバスストローブ信号ＢＳＴＲの活性化に応答し
てトレースアドレス信号生成回路３０がアドレスＨ’２
００００８を生成し、またトレースライトイネーブル信
号ＴＷ０およびＴＷ１が、トレースライト信号生成回路
４０により活性化され、そのトレースメモリ１３に、６
４ビットのデータＤｂ１およびＤｂ２が格納される。

【００４４】サイクルＣＹ３は、アイドルサイクルであ
り、バスストローブ信号ＢＳＴＲはＬレベルにあり、応
じてトレースライトイネーブル信号ＴＷ０およびＴＷ１
も非活性状態のＬレベルとなる。

【００４５】サイクルＣＹ４において、内蔵メモリ１２
のアドレスＨ’０００００４の命令を読出す命令リード
が実行される。命令を読出すため、命令／データ識別信
号Ｉ／Ｄ（Ｉｎｔ／Ｄａｔａ）がＨレベルに保持され
る。この命令リードサイクルにおいて、内蔵メモリ１２
から、３２ビットの命令Ｄｃ１が読出される。

【００４６】一方、内蔵トレースメモリ１３に対して
は、８バイトの情報が先に格納されているため、アドレ
スが８増分され、アドレスＨ’２０００１０がトレース
アドレスとして生成される。バスストローブ信号ＢＳＴ
Ｒの活性化に従って活性化されたトレースライトイネー
ブル信号ＴＷ０およびＴＷ１の活性化に従って、内蔵ト
レースメモリ１３に、この内部データバス上の命令Ｄｃ
１、アドレスバス上の内蔵メモリアドレスＨ’００００
０４、読出／書込指示信号Ｒ／Ｗ、命令／データ識別信
号Ｉ／Ｄおよびバスストローブ信号ＢＳＴＲが書込まれ
る。

【００４７】サイクルＣＹ５において、内部アドレスバ
ス上にアドレスＨ’００８１００が送出され、またリー
ド／ライト指示信号Ｒ／Ｗが、Ｌレベルに設定され、デ
ータ書込が指示される。データの書込であるため、命令
／データ識別信号Ｉ／Ｄが、データを示すＬレベルに設
定される。サイクルＣＹ５において内部データバス上に
有効データが出力されるため、またバスストローブ信号
ＢＳＴＲはＨレベルの活性状態を維持する。したがっ
て、内部データバス上の３２ビットのデータＤｄ１が内
蔵メモリ１２のアドレスＨ’００８１００に書込まれ
る。

【００４８】このサイクルＣＹ５において、内蔵メモリ
１２に対するデータＤｄ１の書込と並行して、バススト
ローブ信号ＢＳＴＲがＨレベルの活性状態にあるため、
トレースライトイネーブル信号ＴＷ０およびＴＷ１がと
もにＨレベルの活性状態を維持し、内蔵トレースメモリ
１３への内部バスアクセス情報の書込が許可される。ト
レースアドレスは８増分されてＨ’２０００１８とな
り、このアドレスに、内部データバス上のデータＤｄ
１、内部アドレスバス上のＨ’００８１００、バススト
ローブ信号ＢＳＴＲ、リード／ライト指示信号Ｒ／Ｗ、
および命令／データ指示信号Ｉ／Ｄからなるトレースデ
ータＤｄ２が書込まれる。このトレース情報は、ＩＯブ
ロック♯０−♯５８に書込まれる（ＩＯブロック♯３２
−♯５８に、トレース情報が書込まれ、ＩＯブロック♯
０−♯３１に、内部データバス上の３２ビットのデータ
が書込まれる）。

【００４９】図４に示すように、バスストローブ信号Ｂ
ＳＴＲの活性化に従って、内部バスアクセスと並行し
て、内蔵トレースメモリ１３のビット０−５８の位置に
内部バスアクセス情報が格納される。トレースモード時
においては、トレースアドレスは、８単位で更新され、
内蔵メモリ１２と同じ動作速度（２００ＭＨｚ）で動作
し、各内部バスアクセスサイクルにおける内部バスアク
セス情報を確実に格納する。

【００５０】図５は、通常モード時の各信号の状態を示
すタイミングチャートである。この通常モードにおいて
は、トレースモード指示信号ＴＲＭは、Ｌレベル
（“０”）に設定される。

【００５１】クロックサイクルＣＹ♯０において、命令
リード指示が与えられる。このとき、リード／ライト指
示信号Ｒ／Ｗは、Ｈレベルのデータ読出状態に設定さ
れ、また命令／データ識別信号Ｉ／ＤもＨレベルに設定
される。アドレスは、命令の読出であり、命令領域内の
アドレスＨ’０００１００が指定される。内蔵トレース
メモリ１３においては、通常モード時においては、この
アドレスＨ’０００１００は、トレースメモリに割当て
られたアドレス領域と異なるため、アクセスは行なわれ
ず、イネーブル信号ＴＲ０、ＴＲ１、ＴＷ０およびＴＷ
１はすべてＬレベルに設定される。この状態において
は、内部データバス上には、内蔵メモリ１２から３２ビ
ットのデータ（命令）Ｄｅ１が読出される。

【００５２】次のサイクルＣＹ♯１はアイドルサイクル
であり、内部データバスのデータ／命令の転送は行なわ
れない。

【００５３】クロックサイクルＣＹ♯２において、アド
レスＨ’２０００００が与えられ、またバスストローブ
信号ＢＳＴＲが活性化される。命令／データ識別信号Ｉ
／ＤがＬレベルに設定され、データの読出が指定され
る。このときリード／ライト指示信号Ｒ／Ｗは、Ｈレベ
ルである。アドレスＨ’２０００００は、トレースメモ
リ１３に割当てられたアドレスであり、このアドレスの
６４ビットのデータが選択される。しかしながら、通常
モード時においては、３２ビットのデータが内蔵トレー
スメモリから読出されるため、このトレースメモリのア
ドレスは、４バイト境界のアドレスとなる。このアドレ
ス割当については後に詳細に説明するが、下位４ビット
がＨ’０、Ｈ’８のときには、図２に示すＩＯブロック
♯０−♯３１がアクセスされ、一方、下位４ビットが
Ｈ’４、およびＨ’Ｃのときには、図２に示すＩＯブロ
ック♯３２−♯６３がアクセスされる。したがって、こ
の下位４ビットの値により、トレースリードイネーブル
信号ＴＲ０およびＴＲ１の一方が活性化される。これは
トレースライトイネーブル信号ＴＷ０およびＴＷ１につ
いても同様である。したがって、このサイクルＣＹ♯２
においては、トレースメモリ１３において選択された６
４ビットのデータＤａ１およびＤａ２のうち、３２ビッ
トのデータＤａ１が内部データバス上に読出される。

【００５４】サイクルＣＹ♯３はアイドルサイクルであ
り、バスストローブ信号ＢＳＴＲはＬレベルの非活性状
態にあり、内部バス上での転送動作は行なわれない。

【００５５】サイクルＣＹ♯４においては再びアドレス
Ｈ’０００１０４が与えられまた命令／データ識別信号
Ｉ／ＤがＨレベルに設定される（ここで、アイドルサイ
クルにおいては、命令／データ識別信号Ｉ／Ｄは、Ｈレ
ベルに設定される）。したがって、このサイクルＣＹ♯
４においては、アドレスＨ’０００１０４の３２ビット
の命令Ｄｆ１が内蔵メモリ１２から内部データバス上に
読出される。

【００５６】サイクルＣＹ♯５において、アドレスＨ’
２００００４が与えられ、またリード／ライト指示信号
Ｒ／ＷがＨレベルのデータ読出状態に設定され、また命
令／データ識別信号Ｉ／Ｄがデータアクセスを示すＬレ
ベルに設定される。したがって、この場合、トレースメ
モリ１３においては、アドレスＨ’２００００４におい
て選択された６４ビットのデータ（Ｄａ１およびＤａ
２）のうち、３２ビットのデータＤａ２（ＩＯブロック
♯３３−♯６３に格納されたデータ）が内部データバス
上に読出される。アドレスＨ’２００００４の下位４ビ
ットがＨ’４であり、トレースリードイネーブル信号Ｔ
Ｒ１が活性化される。

【００５７】上述のように、通常モード時においては４
バイト境界のアドレスをトレースメモリに与え、トレー
スモード時には、８バイト境界のアドレスをトレースメ
モリへ与えることにより、トレースモード時には、６４
ビット幅の内部バスアクセス情報を格納し、かつ通常モ
ード時には、３２ビットデータのアクセスを内部データ
バスを介して行なうことができる。したがって、このト
レースメモリを通常モード時、内蔵メモリとして利用す
ることができ、プロセッサ内構成要素を効率的に（有効
に）使用することができ、不必要な構成要素による面積
増加を抑制することができる。

【００５８】なお、トレースモード時に格納された内部
バスアクセス情報を、デバッグのために読出す場合に
も、この図５に示すタイミングチャートと同様、トレー
スメモリリードサイクルが実行される（外部のテスタま
たはデバッグ装置が直接アクセスしてもよくＣＰＵ１１
の制御の下にリードアクセスが行なわれてもよい）。４
バイト単位でトレースメモリアドレスを更新することに
より、内部データバス上のデータとトレースデータバス
上のアドレス情報とを対応付けて外部装置が内部データ
バスアクセス情報を受けることができる（２つの連続サ
イクルで読出されるデータをリンクさせることにより、
プロセッサ内部の１クロックサイクルの内部バスアクセ
ス情報を得ることができる）。なお、図１に示す外部バ
ス２９のバス幅は、任意であり、この外部バスインター
フェイス回路（Ｉ／Ｆ）１４が、内部データバスと内部
データバスのバス幅の調整を行なうように構成されても
よい。したがって、特に内部データバス２５と外部バス
２９に含まれる外部データバスのビット幅が同じである
ことは特に要求されない。

【００５９】なお、図５においては、トレースメモリに
対するデータ書込サイクルは示していない。しかしなが
ら、このトレースメモリリードサイクルＣＹ♯２および
ＣＹ♯５において、リード／ライト指示信号Ｒ／ＷをＬ
レベルに設定してデータ書込を設定すれば、トレースラ
イトイネーブル信号ＴＷ０およびＴＷ１が、それぞれア
ドレスに従って選択的に活性化され、内部データバス上
の３２ビットのデータが、トレースメモリのＩＯブロッ
ク♯０−♯３１および♯３１−♯６３にそれぞれ書込ま
れる（サイクルＣＹ♯２およびＣＹ♯５それぞれにおい
て）。

【００６０】次に、各部の構成について説明する。 ［トレースアドレス信号生成回路の構成］図６は、図２
に示すトレースアドレス信号生成回路３０の構成を概略
的に示す図である。図６において、トレースアドレス信
号生成回路３０は、トレースベースアドレスを格納する
トレースベースアドレスレジスタ７０と、トレースベー
スアドレスレジスタ７０の出力するトレースベースアド
レスと＋８とを加算する加算器７１と、加算器７１の出
力するアドレスとアドレスバス２１上のアドレス［０：
２３］の一方をトレースモード指示信号ＴＲＭに従って
選択してトレースアドレスを生成するセレクタ７６と、
加算器７１の出力するアドレスと初期設定時内部データ
バス２５を介して与えられる格納アドレス初期値の一方
を選択してトレースベースアドレスレジスタ７０へ与え
るセレクタ７３を含む。トレースベースアドレスレジス
タ７０は、たとえば、内部クロック信号の立上がりに同
期して格納アドレスを出力し、またこのクロック信号の
立下がり時においてバスストローブ信号ＢＳＴＲがＨレ
ベルの活性状態のときに、セレクタ７３から与えられる
アドレスを格納する。

【００６１】図７は、このトレースアドレス信号生成回
路３０への初期アドレス設定動作を示すフロー図であ
る。以下、図６および図７を参照して、トレースベース
アドレスレジスタ７０に対する初期値設定動作について
説明する。

【００６２】まず、外部のテスタまたはデバッグ装置か
ら初期設定コマンドがベースアドレスとともに発行さ
れ、ＣＰＵ１１に与えられる（ステップＳ１）。このベ
ースアドレスは、インターフェイス回路（Ｉ／Ｆ）１４
を介してＣＰＵ１１へ与えられ、ＣＰＵ１１がこの初期
設定コマンドをデコードし、セレクタ７３の接続経路
を、内部データバス２５を選択する状態に設定し、かつ
トレースベースアドレスレジスタ７０を、このセレクタ
７３の出力を格納する状態に設定する（ステップＳ
２）。このＣＰＵによるセレクタ７３の経路設定時、内
部データバスに、与えられたベースアドレスがまた出力
される。このとき、バスストローブ信号ＢＳＴＲは非活
性状態のＬレベルに固定され、内蔵メモリ１２および１
３へのベースアドレス格納動作を禁止する。またこれに
代えて、図３に示す使用禁止アドレス領域のアドレス
が、バスストローブ信号ＢＳＴＲの活性化とともに発行
されてもよい。

【００６３】次いでこのトレースベースアドレスレジス
タ７０への初期値の格納が完了すると、ＣＰＵはセレク
タ７３の経路を加算器７１の出力アドレスを選択する状
態に設定する（ステップＳ３）。このセレクタ７３の接
続経路を切換えた後、ＣＰＵは、外部へ、初期設定完了
すなわちトレースモードに対する準備動作が完了したこ
とを告知する（ステップＳ４）。

【００６４】なお、ＣＰＵ１１の制御ではなく、外部の
テスタまたはデバッグ装置が直接初期設定を実行しても
よい。

【００６５】図８は、この図６に示すトレースアドレス
信号生成回路３０の動作を示すタイミングチャートであ
る。

【００６６】クロックサイクル♯ａにおいて、レジスタ
７０には、初期値１ｆｆｆｆ８（Ｈ）が格納される。レ
ジスタ７０からは、クロック信号ＣＬＫの立上がりに応
答してこのレジスタ７０の格納内容が初期アドレス１ｆ
ｆｆｆ８（１６進表示）として出力される。レジスタ７
０から出力されるアドレスは加算器７１により８が加算
され、セレクタ７６は、トレースモード指示信号ＴＭＲ
に従って、トレースモード時、加算器７１の出力アドレ
スを選択しており、トレースアドレスは、Ｈ’２０００
００となる。このサイクル♯ａにおいて、バスストロー
ブ信号ＢＳＴＲがＨレベルのとき、クロック信号ＣＬＫ
の立下がりに同期して、トレースベースアドレスレジス
タ７０はセレクタ７３を介して与えられたアドレスＨ’
２０００００を格納する。クロック信号ＣＬＫはＬレベ
ルであり、レジスタ７０の出力アドレスは変化しない。

【００６７】クロックサイクル♯ｂにおいて、クロック
信号ＣＬＫが立上がると、レジスタ７０の出力アドレス
がＨ’２０００００に変化する。このサイクル♯ｂにお
いてはバスストローブ信号ＢＳＴＲはＬレベルであり、
レジスタ７０の内容の更新は行なわない。したがって、
このクロックサイクル♯ｂにおいては、トレースアドレ
スは、加算器７１により８加算され、Ｈ’２００００８
となる。

【００６８】クロックサイクル♯ｃにおいて再びバスス
トローブ信号ＢＳＴＲがＨレベルの活性状態となり、内
部バスアクセスが実行される。したがって、このときに
は、トレースアドレスＨ’２００００８に従ってトレー
スメモリへのバス情報の格納が実行される。クロックサ
イクル♯ｃにおいてクロック信号ＣＬＫがＬレベルに立
下がると、このトレースアドレスがトレースベースアド
レスレジスタ７０に格納され、レジスタ７０の格納アド
レスがＨ’２００００８に更新される。

【００６９】レジスタ７０の出力値は、クロックサイク
ル♯ｄにおいてクロック信号ＣＬＫの立上がりに同期し
て更新され、次いで加算器７１が＋８加算を実行するた
め、このクロックサイクル♯ｄにおけるトレースアドレ
スは、Ｈ’２０００１０となる。クロックサイクル♯ｄ
においてバスストローブ信号ＢＳＴＲはＨレベルである
ため、トレースベースアドレスレジスタ７０は、セレク
タ７３を介してトレースアドレスＨ’２０００１０を取
込み格納する。次いでクロックサイクル♯ｅにおいてク
ロック信号ＣＬＫの立上がりに応答してトレースベース
アドレスレジスタ７０の出力アドレスが更新され、この
ときには、トレースアドレスは、Ｈ’２０００１８とな
る。このサイクル♯ｅにおいては、バスストローブ信号
ＢＳＴＲはＬレベルの非活性状態であり、このサイクル
♯ｅはアイドルサイクルであり、トレースベースアドレ
スレジスタ７０の内容の更新は行なわれない。

【００７０】以上のように構成することにより、バスア
クセスが行なわれたときに確実に、アドレス更新を行な
って、次の内部バスアクセスに対するトレースメモリア
ドレスを生成することができる。

【００７１】通常モード時においては、セレクタ７６
は、トレースモード指示信号ＴＲＭがＬレベル
（“０”）であり、アドレスバス２１上のアドレス
［０：２３］を選択してトレースメモリアドレスを生成
してメモリアドレスデコーダ３２へ与える。

【００７２】［変更例］図９は、トレースアドレス信号
生成回路３０の変更例を概略的に示す図である。図９に
おいて、トレースアドレス信号生成回路３０は、ＣＰＵ
または外部テスタの制御の下に、トレース情報（内部バ
スアクセス情報）を格納するアドレス領域の初期値を格
納するトレースベースアドレスレジスタ７０ａと、トレ
ースベースアドレスレジスタ７０ａの出力アドレスと＋
８とを加算する加算器７１ａと、ＣＰＵまたは外部テス
タの制御の下に、内部データバス２５上の初期値と加算
器７１ａの出力の一方を選択するセレクタ７３ａを含
む。セレクタ７３ａの出力値がトレースベースアドレス
レジスタ７０ａへ与えられる。

【００７３】このトレースアドレス信号生成回路３０
は、さらに、トレースベースアドレスレジスタ７０ａの
出力アドレスと内部アドレスバス２１上のアドレス
［０：２３］の一方をトレースモード指示信号ＴＲＭに
従って選択してトレースアドレスを生成するセレクタ７
６を含む。

【００７４】このトレースベースアドレスレジスタ７０
ａは、図６に示すトレースベースアドレスレジスタ７０
と同様、初期設定時、ＣＰＵまたは外部テスタの制御の
下に、セレクタ７３ａを介して与えられる初期アドレス
を格納する。トレースモード時においては、クロック信
号ＣＬＫの立下がり時バスストローブ信号ＢＳＴＲがＨ
レベルのときに、セレクタ７３ａを介して与えられたア
ドレスを格納する。また、トレースベースアドレスレジ
スタ７０ａは、クロック信号ＣＬＫの立上がりに応答し
てその格納アドレスを出力する。

【００７５】したがって、この図９に示すトレースアド
レス信号生成回路３０の構成では、図１０に示すよう
に、トレースベースアドレスレジスタ７０ａに、初期値
として、内蔵トレースメモリの初期アドレスＨ’２００
０００を格納することができ、加算器７１ａにおける＋
８加算を考慮して初期アドレスを設定する必要がなく、
初期アドレス設定動作が容易となる。セレクタ７３ａ
は、初期アドレス設定動作完了後、ＣＰＵまたは外部テ
スタの制御の下に、トレースモード時、加算器７１ａの
出力アドレスを選択する。したがって、トレースベース
アドレスレジスタ７０ａからは、バスストローブ信号Ｂ
ＳＴＲが活性化されるごとにその内容が更新され、先の
図６に示す構成と同様、トレースメモリアドレスは、ト
レースモード時、８ずつ更新される。

【００７６】［トレースライト信号生成回路の構成］図
１１は、図２に示すトレースライト信号生成回路４０の
構成を概略的に示す図である。図１１において、トレー
スライト信号生成回路４０は、トレースすべきアドレス
領域を指定するトレース比較アドレスを格納するトレー
ス比較アドレスレジスタ８０と、このトレース比較アド
レスの比較すべきビット位置を指定する比較ビットを格
納する比較ビットマスクレジスタ８１と、トレース比較
アドレスレジスタ８０からのトレース比較アドレスと内
部アドレスバス２１上のアドレス［０：２３］とを比較
ビットマスクレジスタ８１の制御の下に、比較する比較
器８２と、比較器８２の出力信号が一致を示すときセッ
トされるフリップフロップ（ＦＦ）８５と、比較器８２
の出力信号とフリップフロップ８５の出力信号と固定値
（電源電圧レベルの信号）“１”とのいずれかを選択す
るセレクタ８７を含む。このセレクタ８７により、トレ
ースモード時において内蔵トレースメモリへ書込むべき
内部バスアクセス情報についての３つのモード、すなわ
ち、（１）指定されアドレス領域へのアクセス時のみ書
込む、（２）あるアドレスへのアクセスの後すべての内
部バスアクセス情報をトレースメモリに書込む、および
（３）すべての内部アクセス情報を内蔵トレースメモリ
に書込む、の動作を実現することができる。

【００７７】トレースライト信号生成回路４０は、さら
に、セレクタ８７の出力信号とバスストローブ信号ＢＳ
ＴＲとを受けるＡＮＤ回路９０と、リード／ライト指示
信号Ｒ／Ｗを受けるインバータ９２と、アドレスビット
［２１］を受けるインバータ９４と、バスストローブ信
号ＢＳＴＲとインバータ９２および９４の出力信号を受
けるＡＮＤ回路９６と、バスストローブ信号ＢＳＴＲと
インバータ９２の出力信号とアドレスビット［２１］と
を受けるＡＮＤ回路９８と、トレースモード指示信号Ｔ
ＲＭに従ってＡＮＤ回路９０および９６の出力信号の一
方を選択してトレースライト指示信号ＴＷ０を出力する
セレクタ１００と、トレースモード指示信号ＴＲＭに従
ってＡＮＤ回路９０および９８の出力信号の一方を選択
してトレースライト指示信号ＴＷ１を出力するセレクタ
１０１を含む。アドレスビット［２１］を使用すること
により、内部アドレスが４バイト境界のアドレスである
か否かを識別する（これについては後に詳細に説明す
る）。次に、各部の動作について説明する。

【００７８】図１２（Ａ）は、図１１に示す比較ビット
マスクレジスタ８１の構成を概略的に示す図である。比
較ビットマスクレジスタ８１は、２４ビットのアドレス
に対応して２４ビットのレジスタ回路を含む。この２４
ビットのレジスタ回路内に“０”（Ｌレベル）または
“１”（Ｈレベル）のマスクビットが格納される。ビッ
ト“０”が格納されたレジスタ回路に対応するアドレス
ビットは、比較器８２において比較がとられる。一方、
“１”が格納されたレジスタ回路に対応するアドレスビ
ットに対する比較は禁止される（マスクされる）。した
がって、図１２（Ｂ）に示すように、内部メモリのアド
レス領域Ｈ’００００００からＨ’００ｆｆｆｆのアド
レス領域において、アドレスＡｄａからアドレスＡｄｂ
の間の領域のアドレスが指定されたとき、比較器８２か
ら、一致を示す信号が出力される。このアドレスＡｄａ
−Ａｄｂの領域は、トレース比較アドレスレジスタ８０
に格納されるトレース比較アドレスのビット［０：ｉ］
の値により決定される。したがって、この連続するアド
レス領域内における内部アクセス情報のみを内蔵トレー
スメモリ内に格納することができる。この比較ビットマ
スクレジスタ８１を利用することにより、指定されたア
ドレス領域内の内部バスアクセスについての内部バスの
情報のみを、内蔵トレースメモリに書込むことができ
る。

【００７９】フリップフロップ８５は、比較器８２の出
力信号が一致を示すと電源値“１”を取込み出力する。
この場合、比較ビットマスクレジスタ８１を全ビット比
較を指示する状態（全ビットについて“０”を書込む場
合）、トレース比較アドレスレジスタ８０において格納
されたトレース比較アドレスへのアクセスが行なわれる
と、以後の内部アクセスについての情報を、すべて内蔵
トレースメモリに書込むことができる。

【００８０】セレクタ８７が、電源値“１”を選択する
場合、すべての内部アクセスについての情報を内蔵トレ
ースメモリに書込む。

【００８１】セレクタ１００および１０１は、トレース
モード時にはトレースモード指示信号ＴＲＭに従ってＡ
ＮＤ回路９０の出力信号を選択する。したがって、バス
ストローブ信号ＢＳＴＲが活性化されるごとに、このセ
レクタ８７による出力信号に従ってトレースライト指示
信号ＴＷ０およびＴＷ１が活性化される。これにより、
トレース情報について前述の３つの態様のいずれかに従
って内部アクセスについての内部バス情報をトレースメ
モリに書込むことができる。

【００８２】トレースモード指示信号ＴＲＭが非活性状
態となると、セレクタ１００および１０１は、ＡＮＤ回
路９６および９８の出力信号を選択する。通常モード時
においては、アドレスは、４バイト境界で生成される。

【００８３】図１３（Ａ）は、内蔵トレースメモリのア
ドレスの構成を概略的に示す図である。この内蔵トレー
スメモリにおいては、下位４バイトの書込は、トレース
ライト指示信号ＴＷ０により制御され、また上位４バイ
トのデータは、トレースライト指示信号ＴＷ１により書
込が制御される。トレースモード時においては、８バイ
トのデータが内蔵トレースメモリに書込まれる。通常動
作モード時においてこの内蔵トレースメモリを通常の内
部メモリとして利用する場合、４バイト単位でデータの
書込を行なう必要がある。この場合、下位４バイトの最
下位アドレスは０または８（１６進）であり、また上位
４バイトの１６進表示における最下位アドレスビットは
４またはＣである。

【００８４】したがって、図１３（Ｂ）に示すように、
アドレスビット［２１：２３］において、１６進表示の
最下位アドレスビットが０または８となるとき、アドレ
スビットＡＤ［２１］が０となり、また１６進表示の最
下位アドレスビットが４またはＣとなるとき、このアド
レスビット［２１］が、“１”となる。したがって、こ
のアドレスビット［２１］を利用することにより、４バ
イト単位でデータの書込を行なうことができる。すなわ
ち、リード／ライト指示信号Ｒ／ＷがＬレベルであり、
データ書込を示しかつバスストローブ信号ＢＳＴＲが活
性状態のＨレベルのとき、アドレスビット［２１］がＨ
レベルであり、上位４バイトの領域を示すときには、Ａ
ＮＤ回路９８の出力信号がＨレベルとなり、セレクタ１
０１からのトレースライトイネーブル信号ＴＷ１が活性
化され、上位４バイト領域へのデータの書込が行なわれ
る。一方アドレスビット［２１］がＬレベルのとき、イ
ンバータ９４の出力信号がＨレベルとなり、ＡＮＤ回路
９６の出力信号が応じてＨレベルとなる。したがって、
セレクタ１００からのトレースライトイネーブル信号Ｔ
Ｗ０がＨレベルとなり、下位４バイトへのデータの書込
が行なわれる。このアドレスビット［２１］を利用する
ことにより、内蔵トレースメモリを通常動作モード時に
おいて内蔵メモリとして利用して４バイト単位でのデー
タの書込を行なうことができる。

【００８５】なお、セレクタ８７の選択態様は、このト
レースモード時において或る指定されたアドレス領域へ
のアクセスを格納するときには、比較器８２の出力信号
が選択され、また或る特定のアドレスが指定された後連
続してトレースメモリへデータアクセス情報を書込むと
きにはフリップフロップ（ＦＦ）８５の出力信号が選択
され、すべての内部バスアクセス情報を内蔵トレースメ
モリへ書込むときには電源値“１”が選択される。この
セレクタ８７の経路の指定は、ＣＰＵまたは外部テスタ
により設定される。またトレース比較アドレスレジスタ
８０および比較ビットマスクレジスタ８１への内部デー
タバス２５を介してのデータ信号の書込も、ＣＰＵまた
は外部テスタの制御の下に実行される（たとえば、ＣＰ
Ｕへ初期設定コマンドを印加することにより実現され
る）。

【００８６】［トレースリード信号生成回路の構成］図
１４は、図２に示すトレースリード信号生成回路５０の
構成を概略的に示す図である。図１４において、トレー
スリード信号生成回路５０は、アドレスビット［２１］
を受けるインバータ１１０と、バスストローブ信号ＢＳ
ＴＲ、リード／ライト指示信号Ｒ／Ｗおよびインバータ
１１０の出力信号を受けるＡＮＤ回路１１２と、バスス
トローブ信号ＢＳＴＲ、リード／ライト指示信号Ｒ／Ｗ
およびアドレスビット［２１］を受けるＡＮＤ回路１１
４と、トレースモード指示信号ＴＲＭに従って固定値
“０”（接地電圧ＧＮＤ）およびＡＮＤ回路１１２の出
力信号の一方を選択してトレースリード指示信号ＴＲ０
を出力するセレクタ１１６と、固定値“０”とＡＮＤ回
路１１４の出力信号の一方を選択してトレースリード指
示信号ＴＲ１を出力するセレクタ１１７を含む。

【００８７】セレクタ１１６および１１７は、トレース
モード時においては、固定値“０”を選択し、トレース
リード指示信号ＴＲ０およびＴＲ１をＬレベルに固定す
る。

【００８８】通常動作モード時においては、セレクタ１
１６および１１７は、ＡＮＤ回路１１２および１１４の
出力信号をそれぞれ選択する。リード／ライト指示信号
Ｒ／ＷがＨレベルにあり、データ読出を指示するときに
は、バスストローブ信号ＢＳＴＲの活性化に従ってトレ
ースリード指示信号ＴＲ０およびＴＲ１の一方がアドレ
スビット［２１］に従って活性化される。すなわちアド
レスビット［２１］がＬレベルのときには、ＡＮＤ回路
１１２の出力信号がＨレベルとなり、応じてトレースリ
ード指示信号ＴＲ０がＨレベルの活性状態となる。した
がって、この状態においては、内蔵トレースメモリの下
位４バイトのデータが読出される。一方、アドレスビッ
ト［２１］がＨレベルのときには、ＡＮＤ回路１１４の
出力信号がＨレベルとなり、応じてトレースリード指示
信号ＴＲ１がＨレベルとなり、上位４バイトのデータが
内蔵トレースメモリから読出される。

【００８９】なお、図１１および図１４においては、内
蔵トレースメモリの上位４バイトおよび下位４バイトの
識別をアドレスビット［２１］を用いて行なっている。
内蔵メモリ１２に対するアクセス時においても、リード
指示信号ＴＲ０およびＴＲ１またはトレースライト指示
信号ＴＷ０およびＴＷ１が、選択的に活性化される。し
かしながら、図２に示すトレースアドレス信号生成回路
３０は、通常動作モード時、図６に示すように、内部ア
ドレスバス２１上のアドレス［０：２３］を選択してお
り、この場合、アドレスレコーダ（３２）は非活性化さ
れ、内蔵トレースメモリに割当てられたアドレス領域以
外のアドレスが指定されても、メモリアレイにおけるメ
モリセル選択動作は行なわれないため、内蔵トレースメ
モリに対するデータアクセスは行なわれず、内部データ
バス上でのデータの衝突が防止される。図３に示すアド
レス空間が内蔵トレースメモリに割当てられている場
合、１６進表示の上位ビット“２０”が指定されたとき
に、これらのトレースリード信号生成回路５０およびト
レースライト信号生成回路４０が能動化される構成が用
いられてもよい。

【００９０】［トレース終了信号生成回路の構成］図１
５は、図２に示すトレース終了信号生成回路６０の構成
を概略的に示す図である。図１５において、トレース終
了信号生成回路６０は、トレース回数を示すデータを格
納するトレース格納回数レジスタ１２０と、トレース格
納回数レジスタ１２０の格納された格納回数値を初期値
としてトレースライト指示信号ＴＷ０の活性化時カウン
トダウン動作を行なうダウンカウンタ１２１と、ダウン
カウンタ１２１のカウント値を固定値０と比較し、ダウ
ンカウンタ１２１のカウント値が０になるとトレース終
了信号ＥＯＴＲを活性化する比較器１２３を含む。

【００９１】トレース格納回数レジスタ１２０は、ＣＰ
Ｕまたは外部テスタの制御の下に、内部データバス２５
を介して与えられるデータ信号をトレース格納回数値と
して格納する。内蔵トレースメモリの記憶容量は、８Ｋ
バイトであり、トレースモード時８バイト単位で内部バ
スアクセス情報が内蔵トレースメモリへ格納されるた
め、このトレース格納回数レジスタ１２０に設定するこ
とのできる最大値は、１Ｋ（＝１０２４）である。

【００９２】トレースライトイネーブル信号ＴＷ０は、
図１１に示すように、セレクタ８７により、設定された
動作モードに応じて活性化される。したがって、このダ
ウンカウンタ１２１が、カウントダウン動作を行なうこ
とにより、設定された動作モードに応じて、トレース格
納回数レジスタ１２０に設定された格納回数だけ、内蔵
トレースメモリに内部アクセス情報が格納された後、比
較器１２３からのトレース終了指示信号ＥＯＴＲが活性
化される。

【００９３】なお、ダウンカウンタ１２１は、このカウ
ント値が０に到達した後カウント動作が行なわれないよ
うに構成することにより、通常動作モード時のダウンカ
ウンタ１２１のカウント動作を禁止でき、消費電流の低
減を実現することができる。また、これに代えて、ダウ
ンカウンタ１２１は、トレースライトイネーブル信号Ｔ
Ｗ０およびＴＷ１両者が同時に活性化したときに、カウ
ントダウン動作を行なうように構成されてもよい。

【００９４】［他の適用例］内蔵メモリおよびトレース
メモリの入出力データビット数および記憶容量は、先の
実施の形態において説明したものに限定されず、他の入
出力データビット数および記憶容量であってもよい。ま
たＣＰＵの入出力データビット数も同様、他のビット数
であってもよい。また、ＣＰＵおよび外部バスインター
フェイス回路（Ｉ／Ｆ）の動作周波数も、２００ＭＨｚ
および２０ＭＨｚに限定されず、他の動作周波数であっ
てもよい。

【００９５】

【発明の効果】以上のように、この発明に従えば、内部
バスアクセス情報を格納する内蔵トレースメモリを、チ
ップ面積を増大させることなくプロセッサ内部に設ける
ことができ、高速プロセッサの内部バス情報を容易に外
部で読出すことができる。

【００９６】すなわち、請求項１に係る発明に従えば、
内部バスに結合される第１および第２の内蔵メモリのう
ち第２の内蔵メモリをトレースモード時のこの内部バス
上の情報を格納するトレースメモリとして利用してお
り、専用のトレースメモリを設ける必要がなく、チップ
面積を増大させることなく、高速動作するプロセッサの
内部情報を外部へ読出すことができる。

【００９７】請求項２に係る発明に従えば、この第２の
内蔵メモリのトレースモード時の入出力データビット幅
を内部バスのビット幅以上に設定しており、内部データ
バス上のデータのみならず、内部制御情報をも容易に格
納することができる。

【００９８】請求項３に係る発明に従えば、この第２の
内部メモリのトレースモード時における入出力データの
ビット幅を内部データバスのビット幅を自然数倍に設定
しており、複雑なアドレス切換を行なうことなく第２の
内蔵メモリを、トレースモード時のトレースメモリとし
て使用し、かつ通常動作モード時に内蔵メモリとして使
用することができる。

【００９９】請求項４に係る発明に従えば、第２の内蔵
メモリの制御回路として、アドレス一致検出手段、およ
びこの検出手段からの一致検出信号に従ってセットされ
るフリップフロップおよび固定電圧発生手段とこれらの
一致検出手段、フリップフロップおよび固定電圧の１つ
を選択して第２の内部メモリのトレースモード時の書込
動作を制御するように構成しており、トレースモード
時、必要とされるアドレス領域の内部アクセス情報を容
易に第２の内蔵メモリに格納することができる。

【０１００】請求項５に係る発明に従えば、トレースモ
ード時、この第２の内蔵メモリへの書込が行なわれる回
数をカウントし、この所定回数に到達するとトレースモ
ード完了信号を生成するように構成しており、必要な数
の内部アクセス情報を容易に抽出することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従うプロセッサの
全体の構成を概略的に示す図である。

【図２】 図１に示す内蔵トレースメモリの構成を概略
的に示す図である。

【図３】 この発明の実施の形態１に従うプロセッサの
アドレス割当を概略的に示す図である。

【図４】 この発明の実施の形態１に従うプロセッサの
動作を示すタイミングチャート図である。

【図５】 この発明の実施の形態１に従うプロセッサの
通常動作モード時の動作を示すタイミングチャート図で
ある。

【図６】 図２に示すトレースアドレス信号生成回路の
構成を概略的に示す図である。

【図７】 図６に示すトレースアドレス信号生成回路の
動作を示すフロー図である。

【図８】 図６に示すトレースアドレス信号生成回路の
動作を示すタイミングチャート図である。

【図９】 図２に示すトレースアドレス信号生成回路の
変更例を示す図である。

【図１０】 図９に示すトレースアドレス信号生成回路
の動作を示すタイミングチャート図である。

【図１１】 図２に示すトレースライト信号生成回路の
構成を示す図である。

【図１２】 （Ａ）は図１１に示す比較ビットマスクレ
ジスタの構成を概略的に示し、（Ｂ）は、（Ａ）に示す
比較ビットマスクレジスタの検出アドレス領域を概略的
に示す図である。

【図１３】 （Ａ）は、この発明の実施の形態１に従う
内蔵トレースメモリの通常動作モード時のアドレス割当
を概略的に示し、（Ｂ）は、アドレスビット［２１］と
アドレス領域との対応関係を概略的に示す図である。

【図１４】 図２に示すトレースリード信号生成回路の
構成を概略的に示す図である。

【図１５】 図２に示すトレース終了信号生成回路の構
成を概略的に示す図である。

【符号の説明】

１０ プロセッサ、１１ ＣＰＵ、１２ 内蔵メモリ、
１３ 内蔵トレースメモリ、１４ 外部バスインターフ
ェイス回路（Ｉ／Ｆ）、１６ クロックジェネレータ、
１９ 内部バス、２０ クロック信号線、２１ 内部ア
ドレスバス、２２ バスストローブ信号線、２５ 内部
データバス、２６ トレース信号線、２９ 外部バス、
３０ トレースアドレス信号生成回路、３２ メモリア
ドレスデコーダ、３３ メモリセルアレイ、３５ 書込
／読出回路群、４０ トレースライト信号生成回路、５
０ トレースリード信号生成回路、３４ トレースデー
タバス、６０ トレース終了信号生成回路、８０ トレ
ース比較アドレスレジスタ、８１ 比較ビットマスクレ
ジスタ、８２ 比較器、８５ フリップフロップ、８７
セレクタ、９０，９６，９８，１１２，１１４ ＡＮ
Ｄ回路、１００，１０１，１１６，１１７ セレクタ、
１２０ トレース格納回数レジスタ、１２１ダウンカウ
ンタ、１２３ 比較器。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 内部データを転送する内部データバスお
   よびアドレス信号を伝達するアドレスバスを少なくとも
   含む内部バス、 前記内部バスに結合され、前記内部データバス上の内部
   データを格納するための第１の内蔵メモリ、 前記内部バスに結合され、少なくとも前記内部データバ
   ス上のデータを処理する処理装置、 前記内部バスに結合され、トレースモード時前記内部バ
   ス上の情報を格納し、前記トレースモード以外の動作モ
   ード時前記処理装置が使用するためのデータを格納する
   第２の内蔵メモリを備える、内部バストレース機能付プ
   ロセッサ。
2. 【請求項２】 前記第２の内蔵メモリは、前記トレース
   モード時前記第２の内蔵メモリの入出力データビット幅
   を前記内部データバスのビット幅以上に設定し、かつ前
   記トレースモード以外の動作モード時前記第２の内蔵メ
   モリの入出力データのビット幅を前記内部データバスの
   ビット幅と同じに設定するための制御回路を含む、請求
   項１記載の内部バストレース機能付プロセッサ。
3. 【請求項３】 前記制御回路は、前記第２の内蔵メモリ
   の前記トレースモード時における入出力データのビット
   幅を前記内部データバスのビット幅の自然数倍に設定す
   る手段を備える、請求項２記載の内部バストレース機能
   付プロセッサ。
4. 【請求項４】 前記制御回路は、 予め定められたアドレスと前記内部バス上のアドレスと
   の一致を検出するための検出手段と、 前記検出手段からの一致検出信号に応答してセットされ
   るフリップフロップと、 固定電圧を発生する手段と、 前記検出手段、前記フリップフロップおよび前記固定電
   圧発生手段の出力の１つを動作モード指示に従って選択
   する選択手段と、 前記トレースモード時、前記選択手段の出力信号に従っ
   て前記第２の内蔵メモリへの前記内部バス上のデータの
   書込をイネーブルする書込イネーブル手段を備える、請
   求項２または３記載の内部バストレース機能付プロセッ
   サ。
5. 【請求項５】 前記書込イネーブル手段は、前記内部バ
   ス上の有効データ存在を示すストローブ信号に応答して
   前記書込をイネーブルする手段を含み、 前記制御回路は、さらに、前記トレースモード時におけ
   る前記書込イネーブル手段からの書込イネーブル発生回
   数が所定値に到達すると前記トレースモードの終了を指
   示する信号を生成する手段を含む、請求項４記載の内部
   バストレース機能付プロセッサ。