JPS60230261A - マルチプロセツサシステムにおける初期化制御方式 - Google Patents
マルチプロセツサシステムにおける初期化制御方式Info
- Publication number
- JPS60230261A JPS60230261A JP59086347A JP8634784A JPS60230261A JP S60230261 A JPS60230261 A JP S60230261A JP 59086347 A JP59086347 A JP 59086347A JP 8634784 A JP8634784 A JP 8634784A JP S60230261 A JPS60230261 A JP S60230261A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- signal
- processor unit
- mode
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマルチプロ・−ノサシステムにおける初期化制
御方式に関する。
御方式に関する。
従来、情報処理システムは、そのシステムが持つ性能に
適合したプロセッサユニットを有しそのネイティブな言
語で書かれたプログラムを実行している。
適合したプロセッサユニットを有しそのネイティブな言
語で書かれたプログラムを実行している。
ところで、近年パーソナルコンピュータの普及と共に、
ハードウェア及び基本ソフトウェアの標準化がすすみ、
特定の機種のみならず、標準的な全てのシステムを対象
としたアプリケーションソフトウェアを製造メーカとは
別個のソフトウエアメーカが提供する様になって来た。
ハードウェア及び基本ソフトウェアの標準化がすすみ、
特定の機種のみならず、標準的な全てのシステムを対象
としたアプリケーションソフトウェアを製造メーカとは
別個のソフトウエアメーカが提供する様になって来た。
上記流通ソフトウェアは年々増加する傾向にアシ、ユー
ザは１台のマシンで従来のメーカ特有のアプリケーショ
ンソフトウェアに加え流通ソフトウェアが使えること、
あるいは数系統に分かれている流通ソフトウェアのうち
の一方を、又は全てを使えることを強く要望している。
ザは１台のマシンで従来のメーカ特有のアプリケーショ
ンソフトウェアに加え流通ソフトウェアが使えること、
あるいは数系統に分かれている流通ソフトウェアのうち
の一方を、又は全てを使えることを強く要望している。
もし、プロセッサユニット１個で上記マルチパーソナリ
ティを実現しようとした場合、以下に列挙する方式を採
ることが通常行なわれている。
ティを実現しようとした場合、以下に列挙する方式を採
ることが通常行なわれている。
（１１基本ソフトウェアによシ、アプリケーションプロ
グラムをシステムで実行出来るかたちに変換する。
グラムをシステムで実行出来るかたちに変換する。
（２）単一プロセッサユニットで異なるプロセッサユニ
ットのネイティブ言語をシュミレートする。
ットのネイティブ言語をシュミレートする。
ところが前者の方式は、アプリケーションプログラムが
汎用用のある高水準言語で書かれている場合に限られ、
互換性の観点で問題がある。
汎用用のある高水準言語で書かれている場合に限られ、
互換性の観点で問題がある。
又、後者の方式では高い性能は望めないといった欠点を
持つ。上記問題を解決するため、それぞれの用途に専用
のプロセッサユニットを備え、それを切換え使用し、ハ
ードウェアリソースを共有使用する複数プロセッサシス
テムが提案されている。有効となった唯１個のプロセッ
サユニットが、他のプロセッサユニットと共通に使用さ
れるバス（アドレス／データ／スティタス・コントロー
ル）を専有使用する。即ち、動作しないプロセッサユニ
ットの信号をフローティング状態とし、このことによシ
複数のプロセッサユニットの入出力信号を直結すること
が出来る。
持つ。上記問題を解決するため、それぞれの用途に専用
のプロセッサユニットを備え、それを切換え使用し、ハ
ードウェアリソースを共有使用する複数プロセッサシス
テムが提案されている。有効となった唯１個のプロセッ
サユニットが、他のプロセッサユニットと共通に使用さ
れるバス（アドレス／データ／スティタス・コントロー
ル）を専有使用する。即ち、動作しないプロセッサユニ
ットの信号をフローティング状態とし、このことによシ
複数のプロセッサユニットの入出力信号を直結すること
が出来る。
ところが、上記複数のプロセッサシステムにおいて、プ
ロセッサユニットの切換え時、プロセッサ自身はリセッ
トの解除により初期状態から立上るが、その他のハード
ウェアリソースは初期化されているといった保証はない
。従って信頼性に欠除するといった欠点を有している。
ロセッサユニットの切換え時、プロセッサ自身はリセッ
トの解除により初期状態から立上るが、その他のハード
ウェアリソースは初期化されているといった保証はない
。従って信頼性に欠除するといった欠点を有している。
本発明は上記事４青に基づいてなされたものであシ、少
量のノ・−ドウエアを付加することによシ、プロセッサ
モード切換え時におけるプロセッサユニットの初期化は
もちろんのこと共通使用されるハードウェアリソースの
システム立上げ迄含めて正確に実行し得る複数プロセッ
サシステムにおける初期化制御方式を提供することを目
的とする。
量のノ・−ドウエアを付加することによシ、プロセッサ
モード切換え時におけるプロセッサユニットの初期化は
もちろんのこと共通使用されるハードウェアリソースの
システム立上げ迄含めて正確に実行し得る複数プロセッ
サシステムにおける初期化制御方式を提供することを目
的とする。
本発明はハードウェアリソースを共有使用する上記複数
プロセッサシステムにおいて、各々のプロセッサユニッ
トによシ動作モードを切換えるときに生じるモードフリ
ップフロップの状態変化を、新しく付加されるシフトレ
ジスタ及び排他的論理和回路により検出し、且つこの回
路出力により一定期間だけハードウェアの初期化信号を
生成し、その間を利用して共通のハードウェアリソース
も含めて初期化を行なう。上記初期化信号のＯＦＦは、
新しく付加されるカウンタによシ所定数のカウントを行
なうことによりなされる。
プロセッサシステムにおいて、各々のプロセッサユニッ
トによシ動作モードを切換えるときに生じるモードフリ
ップフロップの状態変化を、新しく付加されるシフトレ
ジスタ及び排他的論理和回路により検出し、且つこの回
路出力により一定期間だけハードウェアの初期化信号を
生成し、その間を利用して共通のハードウェアリソース
も含めて初期化を行なう。上記初期化信号のＯＦＦは、
新しく付加されるカウンタによシ所定数のカウントを行
なうことによりなされる。
上記構成とすることによシ、プロセッサ切換え時、共有
ノ・−ドウエアリソースが必らず初期化されることにな
り、プロセッサ切換え時におけるシステム立上げを確実
に行なうことが出来、信頼性の高いマルチパーソナリテ
ィシステムを実現できる。
ノ・−ドウエアリソースが必らず初期化されることにな
り、プロセッサ切換え時におけるシステム立上げを確実
に行なうことが出来、信頼性の高いマルチパーソナリテ
ィシステムを実現できる。
以下、図面を使用して本発明に間し詳細に説明する。
第１図は本発明が実現される情報処理システムの構成列
を示すブロック図である。
を示すブロック図である。
図において、１．２はそれぞれ３２ピツトノくスを持つ
１６ビツトアーキテクチヤのマイクロプロセッサ、一般
的な１６ピツトバスを持つ１６ビツトアーキテクチヤの
マイクロプロセッサである。以後の説明では便宜上前者
をプロセッサユニットＡ％後者をプロセッサユニットＢ
と称する。これらプロセッサユニットＡ、Ｂが持つアド
レス−データバス及びスティタス・コントロールライン
はシステムコントロール二二ツ）ＳＣＵＪ が持つＣＰ
Ｕバス４に共通に接続されている。５は上記プロセッサ
ユニツ）Ａが実行するマイクロプログラムが収納される
ＲＯＭであり、ドライバ６を介し上記ＣＰＩＪノくス４
に接続される。
１６ビツトアーキテクチヤのマイクロプロセッサ、一般
的な１６ピツトバスを持つ１６ビツトアーキテクチヤの
マイクロプロセッサである。以後の説明では便宜上前者
をプロセッサユニットＡ％後者をプロセッサユニットＢ
と称する。これらプロセッサユニットＡ、Ｂが持つアド
レス−データバス及びスティタス・コントロールライン
はシステムコントロール二二ツ）ＳＣＵＪ が持つＣＰ
Ｕバス４に共通に接続されている。５は上記プロセッサ
ユニツ）Ａが実行するマイクロプログラムが収納される
ＲＯＭであり、ドライバ６を介し上記ＣＰＩＪノくス４
に接続される。
システムコントロールユニット３はプロセッサ切換えの
ための制御部、及び各プロセッサユニットによる主メモ
リ、入出力デバイスのアクセス等の相異を吸収し、共通
のアクセス手順に変換する周辺制御部、そして入出力デ
バイスとメモリ間のＤＩＪＡ転送を制御する制御部とか
ら成ル。従って、このシステムコントロールユニット互
が持つ１６ピツト幅のメモリバス７には、主メモリ８及
びプロセッサユニツ）Ａがメモリアクセスを行なう際、
アドレス修飾を行なうために使用されるペースレジスタ
９が、又、８ビツトの入出力バス１０には各種入出力イ
ンターフェースユニット１１〜１４が接続される。上記
プロセッサユニットＡ、ＢＺ、２は上記主メモリ８及び
上記入出力インターフェースユニット１１〜１４を介し
て接続される入出力デバイス（図示せず）を共有使用す
る。
ための制御部、及び各プロセッサユニットによる主メモ
リ、入出力デバイスのアクセス等の相異を吸収し、共通
のアクセス手順に変換する周辺制御部、そして入出力デ
バイスとメモリ間のＤＩＪＡ転送を制御する制御部とか
ら成ル。従って、このシステムコントロールユニット互
が持つ１６ピツト幅のメモリバス７には、主メモリ８及
びプロセッサユニツ）Ａがメモリアクセスを行なう際、
アドレス修飾を行なうために使用されるペースレジスタ
９が、又、８ビツトの入出力バス１０には各種入出力イ
ンターフェースユニット１１〜１４が接続される。上記
プロセッサユニットＡ、ＢＺ、２は上記主メモリ８及び
上記入出力インターフェースユニット１１〜１４を介し
て接続される入出力デバイス（図示せず）を共有使用す
る。
第２図は第１図におけるシステムコントロールユニット
Ｌの内部構成のうち、プロセッサユニットの切換え制御
を行なう部分のみを抽出して示した回路実施例である。
Ｌの内部構成のうち、プロセッサユニットの切換え制御
を行なう部分のみを抽出して示した回路実施例である。
図中、第１図と同一番号の付されたブロックは第１図と
同様とする。図において、３ＺはＤタイプフリップ（以
下、モードフリップフロップ３Ｉと称する）であシ、プ
ロセッサユニット１又は２によりプロセッサモードが設
定される。
同様とする。図において、３ＺはＤタイプフリップ（以
下、モードフリップフロップ３Ｉと称する）であシ、プ
ロセッサユニット１又は２によりプロセッサモードが設
定される。
即ち、Ｄ入力端子にはＣＰＵバス４を介してプロセッサ
ユニットＡ、ＢよりプロセッサモードＤＡＴが、又、Ｃ
ＬＫ入力端子には後述する制御部３４よシライトストロ
ーブ信号ＷＲＴが供給される。３２．３３はノアゲート
である。ノアゲート３２．３３の一方の入力端子へはシ
ステムへの電源投入時生成出力されるパワーオンクリア
信号ＰＯＮ ＣＬＲが共通に供給されておシ、他方の入
力端子へはそれぞれモードフリップフロップ３１のＱ出
力であるモードＢ信号ＢＭＯＤ、Ｑ出力であるモードＡ
信号ＡＭＯＤが供給されている。ここで論理条件のとら
れた出力は、それぞれプロセッサユニットＡｌＢ５”持
つリセット入力端子Ｒへ供給される。３４は各種制御部
であって、本発明と直接関係するところでは上記フリッ
プフロップ３１のクロック端子に対しライトストローブ
信号ＷＲＴを生成出力する。プロセッサユニット１．２
のアドレス・データバス、スティタス・コントロール信
号ライン（以降単にバス信号と称する）は、システムコ
ントロールユニットｌのＣＰＵバス４に直結されている
。３５はシフトレジスタである。
ユニットＡ、ＢよりプロセッサモードＤＡＴが、又、Ｃ
ＬＫ入力端子には後述する制御部３４よシライトストロ
ーブ信号ＷＲＴが供給される。３２．３３はノアゲート
である。ノアゲート３２．３３の一方の入力端子へはシ
ステムへの電源投入時生成出力されるパワーオンクリア
信号ＰＯＮ ＣＬＲが共通に供給されておシ、他方の入
力端子へはそれぞれモードフリップフロップ３１のＱ出
力であるモードＢ信号ＢＭＯＤ、Ｑ出力であるモードＡ
信号ＡＭＯＤが供給されている。ここで論理条件のとら
れた出力は、それぞれプロセッサユニットＡｌＢ５”持
つリセット入力端子Ｒへ供給される。３４は各種制御部
であって、本発明と直接関係するところでは上記フリッ
プフロップ３１のクロック端子に対しライトストローブ
信号ＷＲＴを生成出力する。プロセッサユニット１．２
のアドレス・データバス、スティタス・コントロール信
号ライン（以降単にバス信号と称する）は、システムコ
ントロールユニットｌのＣＰＵバス４に直結されている
。３５はシフトレジスタである。
シフトレジスタ３５は、上記フリップフロップ３１の反
出力を人力情報として得、外部クロックに従かい種々の
タイミング信号Ｔｌ ＊ Ｔ２ 。
出力を人力情報として得、外部クロックに従かい種々の
タイミング信号Ｔｌ ＊ Ｔ２ 。
Ｔ Ｂ ＋ Ｔ ４ を生成出力する。ここで生成出力
されるタイミング信号Ｔ、、Ｔ、は排他論理和ゲートＥ
Ｏ，ＲＪ ６に供給される。ＥＯＲ：１６にて排他論
理条件のとられた出力はＳＲタイプフリツプフ日ツブ３
１のセット入力端子へ供給される。ＳＲタイプフリップ
フロップ３７のＱ出力はインバータ４２を介し、オアゲ
ート４０の一方の入力端子へ供給される。オアゲート４
２の他方の入力端子へは電源投入時システムにより自動
生成されるパワーオンクリア信号ＰＯＮＣＬＲが供給さ
れておシ、ここで論理条件のとられた出力は初期化信号
ＰＭ ＣＬＲとして共通使用される各ハードウェアリソ
ースへ供給される。
されるタイミング信号Ｔ、、Ｔ、は排他論理和ゲートＥ
Ｏ，ＲＪ ６に供給される。ＥＯＲ：１６にて排他論
理条件のとられた出力はＳＲタイプフリツプフ日ツブ３
１のセット入力端子へ供給される。ＳＲタイプフリップ
フロップ３７のＱ出力はインバータ４２を介し、オアゲ
ート４０の一方の入力端子へ供給される。オアゲート４
２の他方の入力端子へは電源投入時システムにより自動
生成されるパワーオンクリア信号ＰＯＮＣＬＲが供給さ
れておシ、ここで論理条件のとられた出力は初期化信号
ＰＭ ＣＬＲとして共通使用される各ハードウェアリソ
ースへ供給される。
３８はカウンタＣＮＴである。カウンタ３８は、外部接
続される発振器（図示せず）によシ一定周期で生成され
るクロックＥＸＣＬＫをカウントし、所定数カウントし
た結果をナントゲート３９、オアゲート４１を介しＳ−
Ｒタイプフリップフロップ３７のＲ入力端子へ供給する
。
続される発振器（図示せず）によシ一定周期で生成され
るクロックＥＸＣＬＫをカウントし、所定数カウントし
た結果をナントゲート３９、オアゲート４１を介しＳ−
Ｒタイプフリップフロップ３７のＲ入力端子へ供給する
。
オアゲート４１の他方の入力端子へはＰＯＮＣＬＲ信号
が供給されている。
が供給されている。
以下、本発明実施列の動作につき詳細に述べる。まず、
初期状態において、フリップフロップ３１は電源投入時
システムによシ自動生成されるパワーオンクリア信号Ｐ
ＯＮ ＣＬＨに従がい、プロセッサユニットｌが動作す
るモードＡ状１ＡＩＪＯＤにセットされる。モードＡ及
びモードＢ信号（Ａ／Ｂ ＭＯＤ）は、それぞれプロセ
ッサユニットｌ及びプロセッサユニット２のリセット入
力端子（”ＬＯＷ”レベルでアクティブ）に、ノアゲー
ト３２．３３を介して接続されていることは上述したと
おルである。
初期状態において、フリップフロップ３１は電源投入時
システムによシ自動生成されるパワーオンクリア信号Ｐ
ＯＮ ＣＬＨに従がい、プロセッサユニットｌが動作す
るモードＡ状１ＡＩＪＯＤにセットされる。モードＡ及
びモードＢ信号（Ａ／Ｂ ＭＯＤ）は、それぞれプロセ
ッサユニットｌ及びプロセッサユニット２のリセット入
力端子（”ＬＯＷ”レベルでアクティブ）に、ノアゲー
ト３２．３３を介して接続されていることは上述したと
おルである。
いま、モードＢ信号Ｂ ＭＯＤ は”ＬＯＷ″レベルと
なっておシ、従がってプロセッサユニット２はリセット
されており、プロセッサユニット１と直接接続されてい
るパス、及びコントロール信号はフローティング状態（
ｏｐｇＮ）Ｋならている。又、モードＡ信号Ａ ＭＯＤ
はＨＩ ＧＨ”レベルとなっており、従がって、プロセ
ッサユニット１はリセットが解除され、このプロセッサ
ユニット１がＣＰＵパスマスタとなり動作を開始する。
なっておシ、従がってプロセッサユニット２はリセット
されており、プロセッサユニット１と直接接続されてい
るパス、及びコントロール信号はフローティング状態（
ｏｐｇＮ）Ｋならている。又、モードＡ信号Ａ ＭＯＤ
はＨＩ ＧＨ”レベルとなっており、従がって、プロセ
ッサユニット１はリセットが解除され、このプロセッサ
ユニット１がＣＰＵパスマスタとなり動作を開始する。
プロセッサユニットｌは何等かの理由によりモード切換
えの必要が生じた場合、上記フリップフロップ３１の内
容を１換える。即ち、ＣＰＵパス４を介しプロセッサ切
換えのためのデータＤＡＴを与え、制御部３４より発せ
られるライトストローブ信号１正１の到来を持って、モ
ードＡ信号を’ ＬＯｔＶ”レベル、モードＢ信号を”
ＨＩＧＨ’レベルとする。
えの必要が生じた場合、上記フリップフロップ３１の内
容を１換える。即ち、ＣＰＵパス４を介しプロセッサ切
換えのためのデータＤＡＴを与え、制御部３４より発せ
られるライトストローブ信号１正１の到来を持って、モ
ードＡ信号を’ ＬＯｔＶ”レベル、モードＢ信号を”
ＨＩＧＨ’レベルとする。
このことによシ、ノアゲート３３を介しプロセッサ、ユ
ニットＡのリセットがアクティブとなす、ハス、コント
ロール信号をフローティングの状態に設定する。そして
、プロセッサユニットＢのリセットが解除され、プロセ
ッサユニットＢがＣＰＵバスマスタとして動作可能状態
となる。尚、ＢモードからＡモードへの切換えも上記と
同様になされるものであり、ここでは重複を避ける意味
で説明を省略する。
ニットＡのリセットがアクティブとなす、ハス、コント
ロール信号をフローティングの状態に設定する。そして
、プロセッサユニットＢのリセットが解除され、プロセ
ッサユニットＢがＣＰＵバスマスタとして動作可能状態
となる。尚、ＢモードからＡモードへの切換えも上記と
同様になされるものであり、ここでは重複を避ける意味
で説明を省略する。
ここで、ハードウェア全体の初期化動作について述べる
。電源投入時、システムにょシ自動生成されるｐｏｂｉ
ＣＬＲ＠号は、第２図に示した回路全体を初期化し、
且つオアゲート４０を介してクリア信号ＰＭ ＣＬＲを
出力する。このＰＭＣＬＲ信号によシ共有ハードウェア
リソースを含めたハードウェア全体が初期化される。
。電源投入時、システムにょシ自動生成されるｐｏｂｉ
ＣＬＲ＠号は、第２図に示した回路全体を初期化し、
且つオアゲート４０を介してクリア信号ＰＭ ＣＬＲを
出力する。このＰＭＣＬＲ信号によシ共有ハードウェア
リソースを含めたハードウェア全体が初期化される。
又、動作途中、プロセッサユニット１又はプロセッサユ
ニット２によシフロセッサ切換エコマントが発せられる
と、上記モードフリップフロップ３１がセットされる。
ニット２によシフロセッサ切換エコマントが発せられる
と、上記モードフリップフロップ３１がセットされる。
このことによシシ７トレジスタ３５はＢＭＯＤ 信号を
受信し、外部クロック信号ＥＸ ＣＬＫの到来を待って
Ｔ１゜Ｔ２ ＋ Ｔ＠ ＋ Ｔ４信号へと順次変換出力
を行なう。
受信し、外部クロック信号ＥＸ ＣＬＫの到来を待って
Ｔ１゜Ｔ２ ＋ Ｔ＠ ＋ Ｔ４信号へと順次変換出力
を行なう。
この間、ＥＯＲゲート３６によシＴ、で示す信号が一定
時間だけＯＮする。このＴＩｌ信号により、ＳＲタイプ
フリップフロップ３７がセットされ、オアゲート４０を
介しＰＭ ＣＬ、Ｒ信号氷生成出力される。同時にＴ、
信号によシカウンタ３８も初期化され、その後カウント
を開始する。このカウンタ３８が一定値に達するとアン
ドゲート３９により’ｒａ信号がＯＮする。Ｔ６信号は
オアゲート４１ｆ：介してＥＩＲタイプフリップフロッ
プ３７をリセットする様に作用し、このことによｌ）Ｒ
Ｍ ＣＬＲ信号をＯＦＦ’する。
時間だけＯＮする。このＴＩｌ信号により、ＳＲタイプ
フリップフロップ３７がセットされ、オアゲート４０を
介しＰＭ ＣＬ、Ｒ信号氷生成出力される。同時にＴ、
信号によシカウンタ３８も初期化され、その後カウント
を開始する。このカウンタ３８が一定値に達するとアン
ドゲート３９により’ｒａ信号がＯＮする。Ｔ６信号は
オアゲート４１ｆ：介してＥＩＲタイプフリップフロッ
プ３７をリセットする様に作用し、このことによｌ）Ｒ
Ｍ ＣＬＲ信号をＯＦＦ’する。
以上の動作によシプロセッサモードの切換え時にも一定
期間だけＰＭ ＣＬＲ信号が発生し、この信号を利用し
てハードウェア全体を初期化するものである。
期間だけＰＭ ＣＬＲ信号が発生し、この信号を利用し
てハードウェア全体を初期化するものである。
以上説明の如く本発明によれば、動作しないプロセッサ
ユニットのバス信号がフローティンク状態となり、従が
って複数のプロセッサユニットの入出力信号を直結する
ことが出来る。又プロセッサ切換え時、共有へ−ドウェ
アリソースが必らず初期化されることになシ、プロセッ
サ切換え時のシステム立上げを確実に行な９ことが出来
、信頼性の高い低価格で高性能なマルチパーソナリティ
システムを提供することが出、来る。
ユニットのバス信号がフローティンク状態となり、従が
って複数のプロセッサユニットの入出力信号を直結する
ことが出来る。又プロセッサ切換え時、共有へ−ドウェ
アリソースが必らず初期化されることになシ、プロセッ
サ切換え時のシステム立上げを確実に行な９ことが出来
、信頼性の高い低価格で高性能なマルチパーソナリティ
システムを提供することが出、来る。
第１図は本発明が実現される情報処理システムの構成例
を示すブロック図、第２図は第１図におけるシステムコ
ントロールユニットの内部構成のうち、プロセッサユニ
ットの切換え制御を行なう部分のみ抽出して示した回路
実施例である。 １．２・・・プロセッサユニット、且・・・システム制
御ユニット（ＳＣＵ）、３１・・・モードフリップフロ
ップ、３２．３３・・・ノアゲート、３６・・・シフト
レジスタ、３６・・・排他的論理和回路（ＥＯＲ）、３
７・・・ＳＲタイプフリッグフロツプ、３８・・・カウ
ンタ、３９・・・ナントゲート、４０．４１・・・オア
ゲート。 出願人代理人 弁理士 鈴 江 武 彦第１図
を示すブロック図、第２図は第１図におけるシステムコ
ントロールユニットの内部構成のうち、プロセッサユニ
ットの切換え制御を行なう部分のみ抽出して示した回路
実施例である。 １．２・・・プロセッサユニット、且・・・システム制
御ユニット（ＳＣＵ）、３１・・・モードフリップフロ
ップ、３２．３３・・・ノアゲート、３６・・・シフト
レジスタ、３６・・・排他的論理和回路（ＥＯＲ）、３
７・・・ＳＲタイプフリッグフロツプ、３８・・・カウ
ンタ、３９・・・ナントゲート、４０．４１・・・オア
ゲート。 出願人代理人 弁理士 鈴 江 武 彦第１図
Claims (1)
- 一時にいずれか１個のみが有効となって、それぞれにリ
セット入力を有する少くとも２個のプロセッサユニット
がバスを介して接続され、上記有効となるプロセッサユ
ニットが共通のノ１−ドウエアリソースを使用してデー
タ処理を行ナウマルチプロセッサシステムにおいて、上
記各々のプロセッサユニットによシモード設定がなされ
るモードフリップフロップと、このモードフリップフロ
ップの示す内容に従がい対応する唯１個のプロセッサユ
ニットのリセットを解除する第１の回路手段と、上記プ
ロセッサユニットによりモードを切換えるときに生じる
上記モードフリップフロップの状態変化を検出する第２
“の回路手段と、該第２の回路手段による検出出力に基
づき上記共通のハードウェアリソースに対し定時間初期
化信号を生成出力する第３の回路手段とを有し、上記プ
ロセッサユニットによるモード切換え時、リセット解除
により該プロセッサユニットを初期状態から立上げるこ
とはもとより上記共通ハードウェアリソースも含めて初
期化することを特徴とするマルチプロセッサシステムに
おける初期化制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086347A JPS60230261A (ja) | 1984-04-28 | 1984-04-28 | マルチプロセツサシステムにおける初期化制御方式 |
| KR1019850001042A KR900002438B1 (ko) | 1984-02-29 | 1985-02-19 | 프로세서간 결합방식 |
| US07/170,103 US4947478A (en) | 1984-02-29 | 1988-03-11 | Switching control system for multipersonality computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086347A JPS60230261A (ja) | 1984-04-28 | 1984-04-28 | マルチプロセツサシステムにおける初期化制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60230261A true JPS60230261A (ja) | 1985-11-15 |
Family
ID=13884330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086347A Pending JPS60230261A (ja) | 1984-02-29 | 1984-04-28 | マルチプロセツサシステムにおける初期化制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60230261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2382180A (en) * | 2002-05-28 | 2003-05-21 | Sendo Int Ltd | Processor system wake-up |
-
1984
- 1984-04-28 JP JP59086347A patent/JPS60230261A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2382180A (en) * | 2002-05-28 | 2003-05-21 | Sendo Int Ltd | Processor system wake-up |
| GB2382180B (en) * | 2002-05-28 | 2003-10-22 | Sendo Int Ltd | Processor system wake-up |
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