JP2011507073A5 - - Google Patents
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Claims (6)
- データ処理システムであって、
第１ウェイ及び第２ウェイを有するマルチウェイ・キャッシュを含むプロセッサであって、前記第２ウェイは、前記第１ウェイに対して冗長であるか、又は、前記第１ウェイに対して独立した、前記マルチウェイ・キャッシュのアソシエイティブウェイとして動作するように構成可能である前記プロセッサと、
前記プロセッサに接続されたメモリと
を備え、
前記プロセッサは、前記マルチウェイ・キャッシュにおけるリードアドレスのミスに応答して、前記メモリに前記リードアドレスを供給する、データ処理システム。 - 前記第２ウェイは、前記プロセッサの動作中にエラー検出指示に応答して前記第１ウェイに対して冗長となるように動的に構成される、請求項１に記載のデータ処理システム。
- 前記第２ウェイが前記第１ウェイに対して冗長となるように構成される場合に、前記マルチウェイ・キャッシュにおける前記リードアドレスのヒットに応答して、前記リードアドレスのインデックス部分によりアドレス指定されたデータが、前記第１ウェイ及び前記第２ウェイから供給されて互いに比較され、比較エラーが存在するかどうかが検出される、請求項１に記載のデータ処理システム。
- 前記第２ウェイが前記第１ウェイに対して冗長に構成される場合、パリティ計算は、前記第１ウェイ及び前記第２ウェイの各々からの前記リードアドレスのインデックス部分によりアドレス指定された前記データに対して実行され、前記リードアドレスの前記インデックス部分によりアドレス指定された前記データ内に格納された対応するパリティビットを比較して、パリティエラーが存在するかどうかが検出される、請求項３に記載のデータ処理システム。
- 前記第１ウェイは、第１タグアレイ及び第１データアレイを含み、前記第２ウェイは、第２タグアレイ及び第２データアレイを含み、前記第２ウェイが前記第１ウェイに対して冗長に構成される場合、前記第２タグアレイは、前記第１タグアレイに対して冗長であり、前記第２データアレイは、前記第１データアレイに対して冗長であり、
前記マルチウェイ・キャッシュにおける前記リードアドレスのヒットに応答して、前記リードアドレスの前記インデックス部分によりアドレス指定される前記データは、互いに比較される前記第１タグアレイ及び前記第２タグアレイからの前記インデックス部分によりアドレス指定されたタグ情報、および互いに比較される前記第１データアレイ及び前記第２データアレイの両方からのインデックス部分によりアドレス指定されるデータ情報を含む、請求項３に記載のデータ処理システム。 - データ処理システムであって、
第１ウェイ及び第２ウェイを有するマルチウェイ・キャッシュを含み、第１モード及び第２モードにて動作するように構成されるプロセッサであって、前記第１モードの動作において、前記第１ウェイ及び前記第２ウェイは、互いに独立して、前記マルチウェイ・キャッシュのアソシエイティブウェイとしてそれぞれ動作し、前記第２モードの動作において、前記第２ウェイは、前記マルチウェイ・キャッシュにおけるリードアドレスのヒットに応答して、前記リードアドレスのインデックス部分によりアドレス指定されるデータが前記第１ウェイおよび第２ウェイから供給されて互いに比較され、その比較に応答して比較エラーが存在するか否かを示す比較エラー信号を供給するように第１ウェイに対して冗長である、前記プロセッサを含み、前記プロセッサは、前記マルチウェイ・キャッシュにおける前記リードアドレスのミスに応答して、前記プロセッサに対する外部のメモリに前記リードアドレスを供給する、データ処理システム。
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2003338A1 (en) | 1987-11-09 | 1990-06-09 | Richard W. Cutts, Jr. | Synchronization of fault-tolerant computer system having multiple processors |
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| AU625293B2 (en) | 1988-12-09 | 1992-07-09 | Tandem Computers Incorporated | Synchronization of fault-tolerant computer system having multiple processors |
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| EP0401994A3 (en) | 1989-06-05 | 1991-10-23 | Hewlett-Packard Company | Method of implementing error corrected memory |
| JPH03122739A (ja) * | 1989-10-05 | 1991-05-24 | Koufu Nippon Denki Kk | キャッシュメモリ |
| US5295258A (en) | 1989-12-22 | 1994-03-15 | Tandem Computers Incorporated | Fault-tolerant computer system with online recovery and reintegration of redundant components |
| JPH04243446A (ja) * | 1991-01-17 | 1992-08-31 | Koufu Nippon Denki Kk | キャッシュ登録制御装置 |
| US5530960A (en) | 1991-12-17 | 1996-06-25 | Dell Usa, L.P. | Disk drive controller accepting first commands for accessing composite drives and second commands for individual diagnostic drive control wherein commands are transparent to each other |
| US5313585A (en) | 1991-12-17 | 1994-05-17 | Jeffries Kenneth L | Disk drive array with request fragmentation |
| US5974544A (en) | 1991-12-17 | 1999-10-26 | Dell Usa, L.P. | Method and controller for defect tracking in a redundant array |
| US5483641A (en) | 1991-12-17 | 1996-01-09 | Dell Usa, L.P. | System for scheduling readahead operations if new request is within a proximity of N last read requests wherein N is dependent on independent activities |
| US5473761A (en) | 1991-12-17 | 1995-12-05 | Dell Usa, L.P. | Controller for receiving transfer requests for noncontiguous sectors and reading those sectors as a continuous block by interspersing no operation requests between transfer requests |
| US5313626A (en) | 1991-12-17 | 1994-05-17 | Jones Craig S | Disk drive array with efficient background rebuilding |
| US5506977A (en) | 1991-12-17 | 1996-04-09 | Dell Usa, L.P. | Method and controller for minimizing reads during partial stripe write operations to a disk drive |
| EP0567707A1 (en) * | 1992-04-30 | 1993-11-03 | International Business Machines Corporation | Implementation of column redundancy in a cache memory architecture |
| JP3188071B2 (ja) * | 1993-10-14 | 2001-07-16 | 富士通株式会社 | ディスクキャッシュ装置 |
| DE69421379T2 (de) * | 1994-03-31 | 2000-05-11 | St Microelectronics Inc | Wiederverwendbarer Mehrwegsatz assoziativer Cache-Speicher |
| US6412051B1 (en) * | 1996-11-27 | 2002-06-25 | International Business Machines Corp. | System and method for controlling a memory array in an information handling system |
| US5883904A (en) * | 1997-04-14 | 1999-03-16 | International Business Machines Corporation | Method for recoverability via redundant cache arrays |
| JPH10334695A (ja) * | 1997-05-27 | 1998-12-18 | Toshiba Corp | キャッシュメモリ及び情報処理システム |
| US6625756B1 (en) | 1997-12-19 | 2003-09-23 | Intel Corporation | Replay mechanism for soft error recovery |
| US6480975B1 (en) | 1998-02-17 | 2002-11-12 | International Business Machines Corporation | ECC mechanism for set associative cache array |
| JP3922844B2 (ja) * | 1999-09-02 | 2007-05-30 | 富士通株式会社 | キャッシュｔａｇ制御方法及びこの制御方法を用いた情報処理装置 |
| US6708294B1 (en) * | 1999-09-08 | 2004-03-16 | Fujitsu Limited | Cache memory apparatus and computer readable recording medium on which a program for controlling a cache memory is recorded |
| US6615366B1 (en) | 1999-12-21 | 2003-09-02 | Intel Corporation | Microprocessor with dual execution core operable in high reliability mode |
| US6625749B1 (en) | 1999-12-21 | 2003-09-23 | Intel Corporation | Firmware mechanism for correcting soft errors |
| US7010575B1 (en) | 2000-03-31 | 2006-03-07 | Emc Corporation | Data storage system having separate data transfer section and message network having bus arbitration |
| US6668308B2 (en) | 2000-06-10 | 2003-12-23 | Hewlett-Packard Development Company, L.P. | Scalable architecture based on single-chip multiprocessing |
| US6671822B1 (en) * | 2000-08-31 | 2003-12-30 | Hewlett-Packard Development Company, L.P. | Method and system for absorbing defects in high performance microprocessor with a large n-way set associative cache |
| US6684268B1 (en) | 2000-09-27 | 2004-01-27 | Emc Corporation | Data storage system having separate data transfer section and message network having CPU bus selector |
| US6631433B1 (en) | 2000-09-27 | 2003-10-07 | Emc Corporation | Bus arbiter for a data storage system |
| US6901468B1 (en) | 2000-09-27 | 2005-05-31 | Emc Corporation | Data storage system having separate data transfer section and message network having bus arbitration |
| US6609164B1 (en) | 2000-10-05 | 2003-08-19 | Emc Corporation | Data storage system having separate data transfer section and message network with data pipe DMA |
| US6918071B2 (en) * | 2001-04-20 | 2005-07-12 | Sun Microsystems, Inc. | Yield improvement through probe-based cache size reduction |
| US6898738B2 (en) * | 2001-07-17 | 2005-05-24 | Bull Hn Information Systems Inc. | High integrity cache directory |
| GB2378277B (en) | 2001-07-31 | 2003-06-25 | Sun Microsystems Inc | Multiple address translations |
| KR100481849B1 (ko) * | 2001-12-04 | 2005-04-11 | 삼성전자주식회사 | 용량 변경이 가능한 캐쉬 메모리 및 이를 구비한 프로세서칩 |
| JP3953903B2 (ja) | 2002-06-28 | 2007-08-08 | 富士通株式会社 | キャッシュメモリ装置、及び、参照履歴のビット誤り検出方法 |
| US7181578B1 (en) | 2002-09-12 | 2007-02-20 | Copan Systems, Inc. | Method and apparatus for efficient scalable storage management |
| US7660998B2 (en) | 2002-12-02 | 2010-02-09 | Silverbrook Research Pty Ltd | Relatively unique ID in integrated circuit |
| JP2007504548A (ja) * | 2003-09-04 | 2007-03-01 | コニンクリユケ フィリップス エレクトロニクス エヌ．ブイ． | 集積回路およびキャッシュ・リマッピングの方法 |
| WO2005048112A1 (ja) | 2003-11-12 | 2005-05-26 | Matsushita Electric Industrial Co., Ltd. | キャッシュメモリおよびその制御方法 |
| JP4201783B2 (ja) * | 2005-08-04 | 2008-12-24 | 富士通マイクロエレクトロニクス株式会社 | キャッシュメモリ装置、半導体集積回路およびキャッシュ制御方法 |
| US7949841B2 (en) | 2006-12-08 | 2011-05-24 | Microsoft Corporation | Protection of critical memory using replication |
-
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