JP2011507073A5 - - Google Patents
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Claims (6)
- データ処理システムであって、
第１ウェイ及び第２ウェイを有するマルチウェイ・キャッシュを含むプロセッサであって、前記第２ウェイは、前記第１ウェイに対して冗長であるか、又は、前記第１ウェイに対して独立した、前記マルチウェイ・キャッシュのアソシエイティブウェイとして動作するように構成可能である前記プロセッサと、
前記プロセッサに接続されたメモリと
を備え、
前記プロセッサは、前記マルチウェイ・キャッシュにおけるリードアドレスのミスに応答して、前記メモリに前記リードアドレスを供給する、データ処理システム。 - 前記第２ウェイは、前記プロセッサの動作中にエラー検出指示に応答して前記第１ウェイに対して冗長となるように動的に構成される、請求項１に記載のデータ処理システム。
- 前記第２ウェイが前記第１ウェイに対して冗長となるように構成される場合に、前記マルチウェイ・キャッシュにおける前記リードアドレスのヒットに応答して、前記リードアドレスのインデックス部分によりアドレス指定されたデータが、前記第１ウェイ及び前記第２ウェイから供給されて互いに比較され、比較エラーが存在するかどうかが検出される、請求項１に記載のデータ処理システム。
- 前記第２ウェイが前記第１ウェイに対して冗長に構成される場合、パリティ計算は、前記第１ウェイ及び前記第２ウェイの各々からの前記リードアドレスのインデックス部分によりアドレス指定された前記データに対して実行され、前記リードアドレスの前記インデックス部分によりアドレス指定された前記データ内に格納された対応するパリティビットを比較して、パリティエラーが存在するかどうかが検出される、請求項３に記載のデータ処理システム。
- 前記第１ウェイは、第１タグアレイ及び第１データアレイを含み、前記第２ウェイは、第２タグアレイ及び第２データアレイを含み、前記第２ウェイが前記第１ウェイに対して冗長に構成される場合、前記第２タグアレイは、前記第１タグアレイに対して冗長であり、前記第２データアレイは、前記第１データアレイに対して冗長であり、
前記マルチウェイ・キャッシュにおける前記リードアドレスのヒットに応答して、前記リードアドレスの前記インデックス部分によりアドレス指定される前記データは、互いに比較される前記第１タグアレイ及び前記第２タグアレイからの前記インデックス部分によりアドレス指定されたタグ情報、および互いに比較される前記第１データアレイ及び前記第２データアレイの両方からのインデックス部分によりアドレス指定されるデータ情報を含む、請求項３に記載のデータ処理システム。 - データ処理システムであって、
第１ウェイ及び第２ウェイを有するマルチウェイ・キャッシュを含み、第１モード及び第２モードにて動作するように構成されるプロセッサであって、前記第１モードの動作において、前記第１ウェイ及び前記第２ウェイは、互いに独立して、前記マルチウェイ・キャッシュのアソシエイティブウェイとしてそれぞれ動作し、前記第２モードの動作において、前記第２ウェイは、前記マルチウェイ・キャッシュにおけるリードアドレスのヒットに応答して、前記リードアドレスのインデックス部分によりアドレス指定されるデータが前記第１ウェイおよび第２ウェイから供給されて互いに比較され、その比較に応答して比較エラーが存在するか否かを示す比較エラー信号を供給するように第１ウェイに対して冗長である、前記プロセッサを含み、前記プロセッサは、前記マルチウェイ・キャッシュにおける前記リードアドレスのミスに応答して、前記プロセッサに対する外部のメモリに前記リードアドレスを供給する、データ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/951,924 US7809980B2 (en) | 2007-12-06 | 2007-12-06 | Error detector in a cache memory using configurable way redundancy |
| PCT/US2008/084261 WO2009076033A2 (en) | 2007-12-06 | 2008-11-21 | Error detector in a cache memory using configurable way redundancy |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011507073A JP2011507073A (ja) | 2011-03-03 |
| JP2011507073A5 true JP2011507073A5 (ja) | 2012-01-19 |
Family
ID=40722926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010536974A Pending JP2011507073A (ja) | 2007-12-06 | 2008-11-21 | 設定可能なウェイの冗長を用いるキャッシュメモリのエラー検出器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7809980B2 (ja) |
| EP (1) | EP2240856B1 (ja) |
| JP (1) | JP2011507073A (ja) |
| TW (1) | TWI437436B (ja) |
| WO (1) | WO2009076033A2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8713254B1 (en) * | 2008-03-31 | 2014-04-29 | Emc Corporation | System and method for improving cache efficiency |
| US8291305B2 (en) * | 2008-09-05 | 2012-10-16 | Freescale Semiconductor, Inc. | Error detection schemes for a cache in a data processing system |
| US8356239B2 (en) * | 2008-09-05 | 2013-01-15 | Freescale Semiconductor, Inc. | Selective cache way mirroring |
| US9753858B2 (en) | 2011-11-30 | 2017-09-05 | Advanced Micro Devices, Inc. | DRAM cache with tags and data jointly stored in physical rows |
| JP5722754B2 (ja) * | 2011-12-06 | 2015-05-27 | 株式会社日立製作所 | ソフトエラー耐性調整機能を備えた電子システム装置及びソフトエラー耐性調整方法 |
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| US8984368B2 (en) | 2012-10-11 | 2015-03-17 | Advanced Micro Devices, Inc. | High reliability memory controller |
| US9400711B2 (en) | 2014-04-14 | 2016-07-26 | Freescale Semiconductor, Inc. | Content addressable memory with error detection |
| US10474526B2 (en) * | 2016-09-30 | 2019-11-12 | Intel Corporation | System and method for granular in-field cache repair |
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| CA2003338A1 (en) | 1987-11-09 | 1990-06-09 | Richard W. Cutts, Jr. | Synchronization of fault-tolerant computer system having multiple processors |
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2007
- 2007-12-06 US US11/951,924 patent/US7809980B2/en active Active
-
2008
- 2008-11-21 WO PCT/US2008/084261 patent/WO2009076033A2/en active Application Filing
- 2008-11-21 JP JP2010536974A patent/JP2011507073A/ja active Pending
- 2008-11-21 EP EP08858814.0A patent/EP2240856B1/en active Active
- 2008-12-05 TW TW097147540A patent/TWI437436B/zh active
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