JP2006251876A - メモリ制御装置及びメモリ制御方法 - Google Patents

Abstract

【課題】 リフレッシュ動作を必要とするダイナミックＲＡＭが複数接続された場合、全てのダイナミックＲＡＭに供給される電流量を平滑化してピーク電流を減少させることが可能なメモリ制御装置及びメモリ制御方法を提供すること。
【解決手段】 システムＬＳＩ１０３には、メモリ制御装置１０４が搭載されている。メモリ制御装置１０４は、ＳＤＲＡＭ１０１、１０２に対してリフレッシュコマンドを発行するタイミングをずらすように調整し、リフレッシュ動作が行われていないＳＤＲＡＭに対し、リードアクセス、ライトアクセス及びパワーダウン（省電力制御）を可能にする。
【選択図】 図１

Description

本発明は、ダイナミックＲＡＭの制御を行うメモリ制御装置及びメモリ制御方法に関する。

近年、安価で大容量かつ高速アクセス可能なメモリとして、ＳＤＲＡＭ（同期型ＤＲＡＭ：Synchronous DRAM）が注目されている。そして、ＳＤＲＡＭが携帯端末に搭載されるにつれ、その消費電流に対する工夫が必要となってきた。特に、メモリ内容を保持するための、ダイナミックＲＡＭ（ＤＲＡＭ）特有のリフレッシュ動作は、ＳＤＲＡＭへのアクセスが不要であったとしても、必要な動作であるが、その消費電流は携帯端末の電池寿命に大きな影響を与えていた。

消費電流を削減する方法として、アクセスしたいバンクとセルフリフレッシュを実行させたいバンクとが混在する場合、一部のバンクに対し、選択的にリフレッシュ動作を実行するＳＤＲＡＭが提案されている（例えば、特許文献１参照）。

特開平１０−１３４５６９号公報

しかしながら、上記従来のＳＤＲＡＭに対するメモリ制御装置にあっては、ＳＤＲＡＭの全ての領域を使用する場合、全てのバンクに対してリフレッシュ動作を行う必要があった。特に、ＳＤＲＡＭの中には、リフレッシュ電流がバースト動作（Ｂｕｒｓｔ Ｏｐｅｒａｔｉｏｎ）中の電流に比べて大きく上回るものが多々存在し、また、携帯端末向けのシステムＬＳＩとして、複数のＳＤＲＡＭを接続するものが主流になりつつあることを考慮すると、同時に複数のＳＤＲＡＭに対してリフレッシュ動作を行った場合、そのピーク電流は極めて大きくなってしまうといった事情があった。

本発明は、上記従来の事情に鑑みてなされたものであって、リフレッシュ動作を必要とするダイナミックＲＡＭが複数接続された場合、全てのダイナミックＲＡＭに供給される電流量を平滑化してピーク電流を減少させることが可能なメモリ制御装置及びメモリ制御方法を提供することを目的とする。

本発明のメモリ制御装置は、前記ダイナミックＲＡＭと接続する接続手段と、前記接続手段に複数の前記ダイナミックＲＡＭが接続された場合、前記ダイナミックＲＡＭにリフレッシュ動作を行わせるためのリフレッシュコマンドの発行タイミングを、前記接続されたダイナミックＲＡＭ毎にずらすように調整するタイミング調整手段と、を備える。

この構成により、リフレッシュ動作を必要とするダイナミックＲＡＭが複数接続された場合、全てのダイナミックＲＡＭに供給される電流量を平滑化してピーク電流を減少させることができる。つまり、同時にリフレッシュ動作を行うダイナミックＲＡＭを制限することが可能となり、ピーク電流を分散させることができる。

また、本発明のメモリ制御装置は、前記タイミング調整手段によって前記リフレッシュコマンドの発行タイミングが調整され、前記リフレッシュ動作が行われていないダイナミックＲＡＭに対し、チップセレクト信号を有効にしてリードアクセスを可能にするリードアクセス手段を更に備える。

この構成により、リフレッシュ動作が行われていないダイナミックＲＡＭに対し、リードアクセスを行うことができる。

また、本発明のメモリ制御装置は、前記タイミング調整手段によって前記リフレッシュコマンドの発行タイミングが調整され、前記リフレッシュ動作が行われていないダイナミックＲＡＭに対し、チップセレクト信号を有効にしてライトアクセスを可能にするライトアクセス手段を更に備える。

この構成により、リフレッシュ動作が行われていないダイナミックＲＡＭに対し、ライトアクセスを行うことができる。

また、本発明のメモリ制御装置は、前記タイミング調整手段によって前記リフレッシュコマンドの発行が調整され、前記リフレッシュ動作が行われていないダイナミックＲＡＭに対し、クロックイネーブル信号を有効にして省電力制御を可能にする省電力制御手段を更に備える。

この構成により、リフレッシュ動作が行われていないダイナミックＲＡＭに対し、省電力制御を行うことができる。

また、本発明の集積回路は、同時に複数のダイナミックＲＡＭにアクセス可能な集積回路であって、上記のメモリ制御装置を備える。この構成により、リフレッシュ動作を必要とするダイナミックＲＡＭが複数接続しても消費電流の削減が可能な集積回路を提供することができる。

本発明の携帯端末は、上記の集積回路を搭載する携帯端末である。この構成により、携帯端末における消費電流の削減を図ることができる。

本発明のメモリ制御方法は、ダイナミックＲＡＭの制御を行うメモリ制御方法であって、複数の前記ダイナミックＲＡＭが接続された場合、前記ダイナミックＲＡＭにリフレッシュ動作を行わせるためのリフレッシュコマンドの発行タイミングを、前記接続されたダイナミックＲＡＭ毎にずらすように調整するステップを有する。

この方法により、リフレッシュ動作を必要とするダイナミックＲＡＭが複数接続された場合、全てのダイナミックＲＡＭに供給される電流量を平滑化してピーク電流を減少させることができる。つまり、同時にリフレッシュ動作を行うダイナミックＲＡＭを制限することが可能となり、ピーク電流を分散させることができる。

本発明によれば、リフレッシュ動作を必要とするダイナミックＲＡＭが複数接続された場合、全てのダイナミックＲＡＭに供給される電流量を平滑化してピーク電流を減少させることが可能なメモリ制御装置及びメモリ制御方法を提供することができる。

本発明のメモリ制御装置及びメモリ制御方法の実施の形態について図面を参照しながら説明する。本実施形態のメモリ制御装置は、携帯端末に適用され、メモリアクセス制御システムを構成するシステムＬＳＩに搭載される。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るメモリアクセス制御システムの構成を示す図である。このメモリアクセス制御システムは、システムＬＳＩ１０３、及びこのシステムＬＳＩ１０３に接続された２つのＳＤＲＡＭ１０１、１０２から構成される。なお、本実施形態では、システムＬＳＩには、２個のＳＤＲＡＭが接続されているが、３個以上のＳＤＲＡＭが接続されてもよいことは勿論である。

システムＬＳＩ１０３は、内部バス１０７を介してＣＰＵ１０５、ＤＭＡ１０６、メモリ制御装置１０４等が接続された構成を有する。メモリ制御装置１０４及びＳＤＲＡＭ１０１、１０２間には、それぞれクロックイネーブル（ＣＫＥ）信号１１１ａ、１１１ｂ、チップセレクト（ＣＳ）信号１１２ａ、１１２ｂ及びバイトレーン選択（ＢＡ）信号１１３ａ、１１３ｂの通信路が独立に接続されるとともに、その他の制御信号１１４は共通に接続されている。また、メモリ制御装置１０４及びＳＤＲＡＭ１０１、１０２間には、それぞれデータバス１１７ａ、１１７ｂが独立に接続されている。このように、１個当たりのＳＤＲＡＭのデータバスの幅（バス幅）に比べてシステムＬＳＩのデータバスの幅が広い場合、システムＬＳＩのデータバスの一部を単独のＳＤＲＡＭで使用することになるので、複数のＳＤＲＡＭに対して同時にリード・ライトアクセスを行うことが可能である。

本実施形態では、システムＬＳＩ１０３に接続された各ＳＤＲＡＭ１０１、１０２は、１６ビットのバス幅を有する。また、各ＳＤＲＡＭ１０１、１０２には、データバスに対応するバイトレーン選択（ＢＡ）信号が接続されている。システムＬＳＩ１０３は、メモリ制御装置１０４を通じてＳＤＲＡＭ１０１、１０２にアクセス可能であり、一方のＳＤＲＡＭに対して上位１６ビット、他方のＳＤＲＡＭに対して下位１６ビットの合計３２ビットのＳＤＲＡＭを接続した場合と同等の機能を実現する。

図２は、本発明の第１の実施形態に係るメモリアクセス装置の概略構成を示す図である。図２に示すように、メモリアクセス装置１０４は、ＳＤＲＡＭ１０１、１０２に接続されるメモリ接続部１２１と、タイミング調整部１２２と、リードアクセス部１２３と、ライトアクセス部１２４と、省電力制御部１２５とを有する。

タイミング調整部１２２は、ＳＤＲＡＭにリフレッシュ動作を行わせるためのリフレッシュコマンドの発行タイミングを、接続されたＳＤＲＡＭ毎にずらすように調整する。リードアクセス部１２３は、ＳＤＲＡＭに対してチップセレクト信号を有効にしてリードアクセスを行う。なお、一つのＳＤＲＡＭに対してリフレッシュ動作が行われている間は、リフレッシュ動作が行われていないダイナミックＲＡＭに対してチップセレクト信号を有効にすることで、リードアクセスを可能にしている。

ライトアクセス部１２４は、ＳＤＲＡＭに対してチップセレクト信号を有効にしてライトアクセスを行う。なお、一つのＳＤＲＡＭに対してリフレッシュ動作が行われている間は、リフレッシュ動作が行われていないダイナミックＲＡＭに対してチップセレクト信号を有効にすることで、ライトアクセスを可能にしている。省電力制御部１２５は、ＤＲＡＭに対してクロックイネーブル信号を有効にして省電力制御を行う。なお、一つのＳＤＲＡＭに対してリフレッシュ動作が行われている間は、リフレッシュ動作が行われていないダイナミックＲＡＭに対してクロックイネーブル信号を有効にすることで、省電力制御を可能にしている。

次に、上記構成を有するメモリアクセス制御システムの動作を示す。ここでは、一方のＳＤＲＡＭに対してリード動作を行っている間、他方のＳＤＲＡＭに対してリフレッシュ動作を行う場合を示す。図３はリード動作及びリフレッシュ動作を行う際の各部の信号の変化を示すタイミングチャートである。図中、「ＣＬＫ」はクロックを表す。「ＣＳ＠ＣＳ０」、「ＣＳ＠ＣＳ１」は、それぞれＳＤＲＡＭ１０１、１０２に対するチップセレクト信号を表す。「Ｃｏｍｍａｎｄ＠ＣＳ０」、「Ｃｏｍｍａｎｄ＠ＣＳ１」は、それぞれＳＤＲＡＭ１０１、１０２に対するコマンドを表す。「ＤＱ＠ＣＳ０」、「ＤＱ＠ＣＳ１」は、それぞれＳＤＲＡＭ１０１、１０２に対するデータを表す。

区間２０１では、２つのＳＤＲＡＭ１０１、１０２が同時にリード動作を行っている。 すなわち、メモリ制御装置１０４は、２つのＳＤＲＡＭ１０１、１０２に対して同時に、クロック（ＣＬＫ）に同期するチップセレクト（ＣＳ）信号（ＣＳ＠ＣＳ０、ＣＳ＠ＣＳ１）を有効にするとともに、アクティブコマンド（Ａｃｔ）及びそれに続くリードコマンド（Ｒｅａｄ）を発行する。これにより、データバス１１７ａ、１１７ｂを介してそれぞれＳＤＲＡＭ１０１、１０２からシステムＬＳＩ１０３にデータ（Ｄ００〜Ｄ０３、Ｄ１０〜Ｄ１３）が転送される。このデータ転送中、メモリ制御装置１０４は、ＳＤＲＡＭをリフレッシュする前に必要な電荷を集めるためのプリチャージコマンド（Ｐｒｅｃｈａｒｇｅ）を発行する。

区間２０１の終わりには、一方のＳＤＲＡＭ１０１に対し、チップセレクト信号（ＣＳ＠ＣＳ０）を有効にするとともにリフレッシュコマンド（ＣＢＲ）を発行し、続くクロックに同期して他方のＳＤＲＡＭ１０２に対し、チップセレクト（ＣＳ）信号（ＣＳ＠ＣＳ１）を有効にするとともに、アクティブコマンド（Ａｃｔ）及びそれに続くリードコマンド（Ｒｅａｄ）を発行する。これにより、区間２０２では、一方のＳＤＲＡＭ１０１では、リフレッシュ動作が行われている間、他方のＳＤＲＡＭ１０２では、データバス１１７ｂを介してＳＤＲＡＭ１０２からシステムＬＳＩ１０３にデータ（Ｄ１４〜Ｄ１７）が転送される。このデータ転送中、メモリ制御装置１０４はプリチャージコマンド（Ｐｒｅｃｈａｒｇｅ）を発行する。

区間２０３では、区間２０２と反対の動作が行われる。つまり、区間２０２の終わりには、他方のＳＤＲＡＭ１０２に対し、チップセレクト信号（ＣＳ＠ＣＳ１）を有効にするとともにリフレッシュコマンド（ＣＢＲ）を発行し、続くクロックに同期して一方のＳＤＲＡＭ１０１に対し、チップセレクト（ＣＳ）信号（ＣＳ＠ＣＳ０）を有効にするとともに、アクティブコマンド（Ａｃｔ）及びそれに続くリードコマンド（Ｒｅａｄ）を発行する。これにより、区間２０３では、一方のＳＤＲＡＭ１０２では、リフレッシュ動作が行われている間、他方のＳＤＲＡＭ１０１では、データバス１１７ａを介してそれぞれＳＤＲＡＭ１０１からシステムＬＳＩ１０３にデータ（Ｄ０４〜Ｄ０７）が転送される。このデータ転送中、メモリ制御装置１０４は、プリチャージコマンド（Ｐｒｅｃｈａｒｇｅ）を発行する。このように、区間２０２及び区間２０３では、片方のＳＤＲＡＭに対してのみ、リフレッシュコマンド（ＣＢＲ）が発行される。

図４はライト動作及びリフレッシュ動作を行う際の各部の信号の変化を示すタイミングチャートである。区間３０１では、２つのＳＤＲＡＭ１０１、１０２が同時にライト動作を行っている。すなわち、メモリ制御装置１０４は、２つのＳＤＲＡＭ１０１、１０２に対して同時に、クロック（ＣＬＫ）に同期するチップセレクト（ＣＳ）信号（ＣＳ＠ＣＳ０、ＣＳ＠ＣＳ１）を有効にするとともに、アクティブコマンド（Ａｃｔ）及びそれに続くライトコマンド（Ｗｒｉｔｅ）を発行する。これにより、データバス１１７ａ、１１７ｂを介してシステムＬＳＩ１０３からＳＤＲＡＭ１０１、１０２にそれぞれデータ（Ｄ００〜Ｄ０３、Ｄ１０〜Ｄ１３）が転送される。このデータ転送が終わると、メモリ制御装置１０４は、ＳＤＲＡＭをリフレッシュする前に必要な電荷を集めるためのプリチャージコマンド（Ｐｒｅｃｈａｒｇｅ）を発行する。

区間３０１の終わりには、メモリ制御装置１０４は、一方のＳＤＲＡＭ１０１に対し、チップセレクト信号（ＣＳ＠ＣＳ０）を有効にするとともにリフレッシュコマンド（ＣＢＲ）を発行し、他方のＳＤＲＡＭ１０２に対し、続くクロックに同期してチップセレクト（ＣＳ）信号（ＣＳ＠ＣＳ１）を有効にするとともに、アクティブコマンド（Ａｃｔ）及びそれに続くライトコマンド（Ｗｒｉｔｅ）を発行する。これにより、区間３０２では、一方のＳＤＲＡＭ１０１では、リフレッシュ動作が行われている間、他方のＳＤＲＡＭ１０２では、データバス１１７ｂを介してシステムＬＳＩ１０３からＳＤＲＡＭ１０２にデータ（Ｄ１４〜Ｄ１７）が転送される。このデータ転送が終わると、メモリ制御装置１０４はプリチャージコマンド（Ｐｒｅｃｈａｒｇｅ）を発行する。

区間３０３では、区間３０２と反対の動作が行われる。つまり、区間３０２の終わりには、他方のＳＤＲＡＭ１０２に対し、チップセレクト信号（ＣＳ＠ＣＳ１）を有効にするとともにリフレッシュコマンド（ＣＢＲ）を発行し、続くクロックに同期して一方のＳＤＲＡＭ１０１に対し、チップセレクト（ＣＳ）信号（ＣＳ＠ＣＳ０）を有効にするとともに、アクティブコマンド（Ａｃｔ）及びそれに続くライトコマンド（Ｗｒｉｔｅ）を発行する。これにより、一方のＳＤＲＡＭ１０２では、リフレッシュ動作が行われている間、他方のＳＤＲＡＭ１０１では、データバス１１７ａを介してシステムＬＳＩ１０３からＳＤＲＡＭ１０１にデータ（Ｄ０４〜Ｄ０７）が転送される。このデータ転送が終わると、メモリ制御装置１０４はプリチャージコマンド（Ｐｒｅｃｈａｒｇｅ）を発行する。このように、区間３０２及び区間３０３では、片方のＳＤＲＡＭに対してのみ、リフレッシュコマンド（ＣＢＲ）が発行される。

図５はパワーダウン動作及びリフレッシュ動作を行う際の各部の信号の変化を示すタイミングチャートである。区間４０１では、２つのＳＤＲＡＭ１０１、１０２が同時にパワーダウン（省電力）動作を行っている。すなわち、メモリ制御装置１０４は、２つのＳＤＲＡＭ１０１、１０２に対して同時に、クロックイネーブル（ＣＫＥ）信号を有効にしてパワーダウンコマンド（Ｐｏｗｅｒｄｏｗｎ）を発行する。これにより、２つのＳＤＲＡＭ１０１、１０２は省電力モードに移行する。

区間４０１の終わりには、メモリ制御装置１０４は、一方のＳＤＲＡＭ１０１に対し、クロックイネーブル（ＣＫＥ）信号を無効にし、チップセレクト信号（ＣＳ＠ＣＳ０）を有効にするとともにリフレッシュコマンド（ＣＢＲ）を発行し、他方のＳＤＲＡＭ１０２に対しては、そのままの状態とする。これにより、区間４０２では、一方のＳＤＲＡＭ１０１でリフレッシュ動作が行われ、他方のＳＤＲＡＭ１０２では、省電力モードが継続する。

区間４０２の終わりには、メモリ制御装置１０４は、他方のＳＤＲＡＭ１０２に対し、クロックイネーブル（ＣＫＥ）信号を無効にし、チップセレクト信号（ＣＳ＠ＣＳ１）を有効にするとともにリフレッシュコマンド（ＣＢＲ）を発行し、一方のＳＤＲＡＭ１０１に対し、クロックイネーブル（ＣＫＥ）信号を有効にするとともにパワーダウンコマンド（Ｐｏｗｅｒｄｏｗｎ）を発行する。これにより、区間４０３では、一方のＳＤＲＡＭ１０２でリフレッシュ動作が行われ、他方のＳＤＲＡＭ１０１では、省電力モードが継続する。このように、区間４０２及び区間４０３では、片方のＳＤＲＡＭに対してのみ、リフレッシュコマンド（ＣＢＲ）が発行される。

このような第１の実施形態のメモリアクセス制御システムによれば、リフレッシュ動作を必要とする２個のＳＤＲＡＭがシステムＬＳＩに接続されている場合、各ＳＤＲＡＭのリフレッシュ動作の発生タイミングをずらすように調整し、ＳＤＲＡＭのリフレッシュ時のピーク電流を分散させることによって、システム全体の電流量を平滑化することができ、ピーク電流を減少させることができる。

（第２の実施形態）
図６は第２の実施形態におけるメモリアクセス制御システムの構成を示す図である。前記第１の実施形態と同一の構成要素については同一の符号を付すことによりその説明を省略する。メモリアクセス制御システムは、前記第１の実施形態と同様、システムＬＳＩ１０３、及びこのシステムＬＳＩ１０３に接続された２つのＳＤＲＡＭ１０１、１０２から構成されるが、ＳＤＲＡＭの数は２つに限らず、任意の数でよいことは勿論である。また、システムＬＳＩ１０３は、内部バス１０７を介してＣＰＵ１０５、ＤＭＡ１０６、メモリ制御装置１５４等が接続された構成を有し、メモリ制御装置１０４を通じてＳＤＲＡＭ１０１、１０２にアクセスを行う。

第２の実施形態では、前記第１の実施形態と異なり、システムＬＳＩ１０３のデータバスの幅はＳＤＲＡＭ１０１、１０２のデータバスの幅と同一である。つまり、メモリ制御装置１５４及びＳＤＲＡＭ１０１、１０２間には、共通のデータバス１５６が接続されている。このデータバス１５６が共通であることに伴い、バイトレーン選択（ＢＡ）信号１５２も共通になっている。このように、ＳＤＲＡＭ１０１、１０２がシステムＬＳＩ１０３とデータバス１５６を共有するので、ＳＤＲＡＭ１０１、１０２に対するリード・ライトアクセスは同時に発生しない。

図７はリード動作及びリフレッシュ動作を行う際の各部の信号の変化を示すタイミングチャートである。図中の表記は前記第１の実施形態と同様である。区間５０１の開始前には、メモリ制御装置１５４は、クロックに同期して、一方のＳＤＲＡＭ１０１に対し、チップセレクト信号（ＣＳ＠ＣＳ０）を有効にするとともにリフレッシュコマンド（ＣＢＲ）を発行する。続くクロックに同期して区間５０１では、他方のＳＤＲＡＭ１０２に対し、チップセレクト（ＣＳ）信号（ＣＳ＠ＣＳ１）を有効にするとともに、アクティブコマンド（Ａｃｔ）及びそれに続くリードコマンド（Ｒｅａｄ）を発行する。これにより、区間５０１では、一方のＳＤＲＡＭ１０１でリフレッシュ動作が行われている間、他方のＳＤＲＡＭ１０２でデータバス１５６を介してＳＤＲＡＭ１０２からシステムＬＳＩ１０３にデータ（Ｄ１４〜Ｄ１７）が転送される。このデータ転送中、メモリ制御装置１５４はプリチャージコマンド（Ｐｒｅｃｈａｒｇｅ）を発行し、区間５０１の終わりには、チップセレクト信号（ＣＳ＠ＣＳ１）を有効にするとともにリフレッシュコマンド（ＣＢＲ）を発行する。

区間５０２では、他方のＳＤＲＡＭ１０２のリフレッシュ動作が行われる。一方のＳＤＲＡＭ１０１に対し、区間５０２の開始前に、チップセレクト（ＣＳ）信号（ＣＳ＠ＣＳ０）を有効にするとともに、アクティブコマンド（Ａｃｔ）及びそれに続くリードコマンド（Ｒｅａｄ）を発行する。これにより、他方のＳＤＲＡＭ１０２では、リフレッシュ動作が行われている間、一方のＳＤＲＡＭ１０１では、データバス１５６を介してＳＤＲＡＭ１０１からシステムＬＳＩ１０３にデータ（Ｄ０４〜Ｄ０７）が転送される。このデータ転送中、メモリ制御装置１５４はＳＤＲＡＭ１０１にプリチャージコマンド（Ｐｒｅｃｈａｒｇｅ）を発行する。そして、区間５０２の終わりには、チップセレクト信号（ＣＳ＠ＣＳ０、ＣＳ＠ＣＳ０）を有効にするとともにアクティブコマンド（Ａｃｔ）を発行する。このように、区間５０１及び区間５０２では、片方のＳＤＲＡＭに対してリードアクセスを行い、もう片方のＳＤＲＡＭに対してリフレッシュコマンド（ＣＢＲ）を発行し、ＳＤＲＡＭ１０１、１０２に対し、同時にリードアクセスが行われることは無い。

図８はライト動作及びリフレッシュ動作を行う際の各部の信号の変化を示すタイミングチャートである。区間６０１の開始前では、メモリ制御装置１５４は、クロックに同期して、一方のＳＤＲＡＭ１０１に対し、チップセレクト信号（ＣＳ＠ＣＳ０）を有効にするとともにリフレッシュコマンド（ＣＢＲ）を発行する。

続くクロックに同期して区間６０１では、他方のＳＤＲＡＭ１０２に対し、チップセレクト（ＣＳ）信号（ＣＳ＠ＣＳ１）を有効にするとともに、アクティブコマンド（Ａｃｔ）及びそれに続くライトコマンド（Ｗｒｉｔｅ）を発行する。これにより、区間６０１では、一方のＳＤＲＡＭ１０１でリフレッシュ動作が行われている間、他方のＳＤＲＡＭ１０２でデータバス１５６を介してシステムＬＳＩ１０３からＳＤＲＡＭ１０２にデータ（Ｄ１４〜Ｄ１７）が転送される。このデータ転送中、メモリ制御装置１５４はＳＤＲＡＭ１０２にプリチャージコマンド（Ｐｒｅｃｈａｒｇｅ）を発行し、区間６０１の終わりには、チップセレクト信号（ＣＳ＠ＣＳ１）を有効にするとともにリフレッシュコマンド（ＣＢＲ）を発行する。

区間６０２では、他方のＳＤＲＡＭ１０２のリフレッシュ動作が行われる。一方のＳＤＲＡＭ１０１に対し、区間６０２の開始前に、チップセレクト（ＣＳ）信号（ＣＳ＠ＣＳ０）を有効にするとともに、アクティブコマンド（Ａｃｔ）及びそれに続くライトコマンド（Ｗｒｉｔｅ）を発行する。これにより、他方のＳＤＲＡＭ１０２では、リフレッシュ動作が行われている間、一方のＳＤＲＡＭ１０１では、データバス１５６を介してシステムＬＳＩ１０３からＳＤＲＡＭ１０１にデータ（Ｄ０４〜Ｄ０７）が転送される。

このデータ転送中、メモリ制御装置１５４はＳＤＲＡＭ１０１にプリチャージコマンド（Ｐｒｅｃｈａｒｇｅ）を発行し、区間６０２の終わりには、チップセレクト信号（ＣＳ＠ＣＳ０、ＣＳ＠ＣＳ１）を有効にするとともにアクティブコマンド（Ａｃｔ）を発行する。このように、区間６０１及び区間６０２では、片方のＳＤＲＡＭに対してライトアクセスを行い、もう片方のＳＤＲＡＭに対してリフレッシュコマンド（ＣＢＲ）を発行し、ＳＤＲＡＭ１０１、１０２に対し、同時にライトアクセスが行われることは無い。

このような第２の実施形態のメモリアクセス制御システムによれば、前記第１の実施形態と同様、リフレッシュ動作を必要とする２個のＳＤＲＡＭがシステムＬＳＩに接続されている場合、各ＳＤＲＡＭのリフレッシュ動作の発生タイミングをずらすように調整し、ＳＤＲＡＭのリフレッシュ時のピーク電流を分散させることによって、システム全体の電流量を平滑化することができ、ピーク電流を減少させることができる。

なお、本発明は、上記実施の形態の構成に限られるものではなく、特許請求の範囲で示した機能、または実施の形態の構成が持つ機能が達成できる構成であればどのようなものであっても適用可能である。例えば、上記第１、第２の実施形態では、リードコマンドあるいはライトコマンドを発行する前のアクティブコマンド（ＡＣＴ）とリフレッシュコマンド（ＣＢＲ）との時間関係において、リフレッシュコマンドの発行がアクティブコマンドの発行より先であるが、この順序に拘束されるものではなく、リフレッシュコマンドの発行がアクティブコマンドの発行より後であってもよい。

また、上記各実施形態では、システムＬＳＩに２個のＳＤＲＡＭが接続された場合を示したが、前述したように３個以上のＳＤＲＡＭが接続される場合においても、本発明は同様に適用可能であり、リフレッシュ動作をできる限り分散させることで、そのピーク電流を減少させることができる。例えば、３個以上のＳＤＲＡＭが接続された場合、１個のＳＤＲＡＭに対してリフレッシュコマンドを発行するタイミングと、その他の２個のＳＤＲＡＭに対して同時にリフレッシュコマンドを発行するタイミングとに分けて設定してもよいし、３個のＳＤＲＡＭに対して別々にリフレッシュコマンドを発行するようなタイミングに設定してもよい。このように、３個以上のＳＤＲＡＭに対するリフレッシュコマンドの発行タイミングの組み合わせは、各ＳＤＲＡＭの許容期間内にリフレッシュが行われる限り、任意である。また、上記各実施形態では、ＳＤＲＡＭに適用された場合を示したが、クロックに同期した動作を行わない通常のＤＲＡＭに適用してもよいことは勿論である。

本発明のメモリアクセス制御装置及びメモリアクセス制御方法は、リフレッシュ動作を必要とするダイナミックＲＡＭが複数接続された場合、全てのダイナミックＲＡＭに供給される電流量を平滑化してピーク電流を減少させることが可能な効果を有し、携帯電話等に搭載される集積回路等に有用である。

本発明の第１の実施形態に係るメモリアクセス制御システムの構成を示す図 本発明の第１の実施形態に係るメモリアクセス装置の概略構成を示す図 リード動作及びリフレッシュ動作を行う際の各部の信号の変化を示すタイミングチャート ライト動作及びリフレッシュ動作を行う際の各部の信号の変化を示すタイミングチャート パワーダウン動作及びリフレッシュ動作を行う際の各部の信号の変化を示すタイミングチャート 本発明の第２の実施形態に係るメモリアクセス制御システムの構成を示す図 リード動作及びリフレッシュ動作を行う際の各部の信号の変化を示すタイミングチャート ライト動作及びリフレッシュ動作を行う際の各部の信号の変化を示すタイミングチャート

符号の説明

１０１、１０２ ＳＤＲＡＭ
１０３ システムＬＳＩ
１０４、１５４ メモリ制御装置
１１７ａ、１１７ｂ、１５６ データバス
１２１ メモリ接続部
１２２ タイミング調整部
１２３ リードアクセス部
１２４ ライトアクセス部
１２５ 省電力制御部

Claims (7)

1. ダイナミックＲＡＭの制御を行うメモリ制御装置であって、
   前記ダイナミックＲＡＭと接続する接続手段と、
   前記接続手段に複数の前記ダイナミックＲＡＭが接続された場合、前記ダイナミックＲＡＭにリフレッシュ動作を行わせるためのリフレッシュコマンドの発行タイミングを、前記接続されたダイナミックＲＡＭ毎にずらすように調整するタイミング調整手段と、
   を備えるメモリ制御装置。
2. 請求項１記載のメモリ制御装置であって、
   前記タイミング調整手段によって前記リフレッシュコマンドの発行タイミングが調整され、前記リフレッシュ動作が行われていないダイナミックＲＡＭに対し、チップセレクト信号を有効にしてリードアクセスを可能にするリードアクセス手段を更に備えるメモリ制御装置。
3. 請求項１記載のメモリ制御装置であって、
   前記タイミング調整手段によって前記リフレッシュコマンドの発行タイミングが調整され、前記リフレッシュ動作が行われていないダイナミックＲＡＭに対し、チップセレクト信号を有効にしてライトアクセスを可能にするライトアクセス手段を更に備えるメモリ制御装置。
4. 請求項１記載のメモリ制御装置であって、
   前記タイミング調整手段によって前記リフレッシュコマンドの発行が調整され、前記リフレッシュ動作が行われていないダイナミックＲＡＭに対し、クロックイネーブル信号を有効にして省電力制御を可能にする省電力制御手段を更に備えるメモリ制御装置。
5. 同時に複数のダイナミックＲＡＭにアクセス可能な集積回路であって、請求項１ないし４のいずれか一項記載のメモリ制御装置を備える集積回路。
6. 請求項５記載の集積回路を搭載する携帯端末。
7. ダイナミックＲＡＭの制御を行うメモリ制御方法であって、
   複数の前記ダイナミックＲＡＭが接続された場合、前記ダイナミックＲＡＭにリフレッシュ動作を行わせるためのリフレッシュコマンドの発行タイミングを、前記接続されたダイナミックＲＡＭ毎にずらすように調整するステップを有するメモリ制御方法。

Images