KR20140043867A - 반도체 기억 장치 - Google Patents

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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

본 발명은 동작 신뢰성을 손상시키는 일없이 복수 채널용으로 이용할 수 있는 반도체 기억 장치를 제공하는 것을 과제로 한다.
제1 커맨드를 생성하는 제1 커맨드 생성 회로(18a, 18b)와, 제1 커맨드에 기초하여, 또는 입출력 포트(15a, 15b)를 통해 입력된 제2 커맨드에 기초하여, 메모리 코어(CORE1, CORE2)를 제어하는 제어 회로(24a, 24b)를 각각 갖는 복수의 메모리 블록(MB1, MB2)과, 하나의 메모리 블록의 제1 커맨드 생성 회로에 의해 생성된 제1 커맨드와, 다른 메모리 블록의 입출력 포트를 통해 입력된 제2 커맨드가 중복되었을 때에, 제1 커맨드의 실행 개시를 지연시키는 지연 신호(waitA, waitB)를 하나의 메모리 블록의 제어 회로에 출력하는 조정 회로(26)를 갖는다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것이다.
최근, 하나의 패키지 내에 동일 사양의 복수의 메모리 칩을 탑재하여, 이들 복수의 메모리 칩을 복수의 채널용으로 각각 이용하는 것이 제안되고 있다.
이러한 기술에 따르면, 고집적화, 소형화 등을 실현할 수 있게 된다.
일본 특허 공개 2006-251876호 공보 일본 특허 공개 2006-164323호 공보 일본 특허 공개 2003-45179호 공보 일본 특허 공개 2007-108996호 공보
그러나, 하나의 패키지 내에 복수 채널분의 메모리를 탑재한 경우에는, 반드시 충분한 동작 신뢰성을 얻을 수 없는 경우가 있을 수 있다.
본 발명의 목적은 동작 신뢰성을 손상시키는 일없이, 복수 채널용으로 이용할 수 있는 반도체 기억 장치를 제공하는 것이다.
실시형태의 한 관점에 따르면, 복수의 입출력 포트와, 상기 복수의 입출력 포트에 대응하여 각각 설치된 복수의 메모리 블록으로서, 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 갖는 메모리 코어와, 제1 커맨드를 생성하는 제1 커맨드 생성 회로와, 상기 제1 커맨드에 기초하여, 또는 상기 입출력 포트를 통해 입력되는 제2 커맨드에 기초하여, 상기 메모리 코어를 제어하는 제어 회로를 각각 갖는 복수의 메모리 블록과, 상기 복수의 메모리 블록 중 하나의 메모리 블록의 상기 제1 커맨드 생성 회로에 의해 생성된 상기 제1 커맨드와, 상기 복수의 메모리 블록 중 다른 메모리 블록의 상기 입출력 포트를 통해 입력된 상기 제2 커맨드가 중복되었을 때에, 상기 제1 커맨드의 실행 개시를 지연시키는 지연 신호를, 상기 하나의 메모리 블록의 상기 제어 회로에 출력하는 조정 회로를 갖는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
개시하는 반도체 기억 장치에 따르면, 복수 채널의 커맨드가 같은 시기에 중복되었을 때에, 어느 채널의 커맨드의 실행 개시를 필요에 따라서 지연시키기 때문에, 동작 신뢰성을 확보할 수 있다.
도 1은 일 실시형태에 의한 반도체 기억 장치를 도시하는 블록도이다.
도 2는 일 실시형태에 의한 반도체 기억 장치의 레이아웃의 예를 도시하는 평면도이다.
도 3은 도 2에 있어서 굵은 실선으로 둘러싸인 부분에 대응하는 회로도이다.
도 4는 센스 앰프와 메모리 셀을 포함하는 회로도이다.
도 5는 센스 앰프의 동작 시퀀스를 도시하는 타임차트이다.
도 6은 본 실시형태에 의한 반도체 기억 장치의 조정 회로를 도시하는 회로도 (1)이다.
도 7은 본 실시형태에 의한 반도체 기억 장치의 조정 회로를 도시하는 회로도 (2)이다.
도 8은 채널 A에서 리프레시 커맨드가 생긴 경우의 동작을 도시하는 타임차트이다.
도 9는 리프레시 커맨드와 액티브 커맨드가 중복된 경우를 도시하는 타임차트이다.
도 10은 리프레시 커맨드와 판독 커맨드가 중복된 경우를 도시하는 타임차트이다.
도 11은 리프레시 커맨드와 기록 커맨드가 중복된 경우를 도시하는 타임차트이다.
도 12는 리프레시 커맨드끼리 중복된 경우를 도시하는 타임차트이다.
복수 채널분의 메모리가 탑재된 반도체 기억 장치에서는 리프레시 동작이 복수 채널에서 중복되어 버리는 경우가 있을 수 있다. 리프레시 동작에 있어서는 큰 피크 전류가 흐르기 때문에, 전원 용량이 부족하여, 정상적으로 동작할 수 없는 경우를 생각할 수 있다.
여기서, 전원을 대용량화하는 것도 생각할 수 있지만, 전원의 대용량화는 전체적으로 대형화를 초래하여, 하나의 칩에 복수 채널분의 메모리를 탑재하는 의의가 손상된다.
또한, 한쪽의 채널에서 리프레시 동작을 할 때에, 다른 쪽의 채널에서 미소 신호를 취급하는 처리가 행해지면, 리프레시 동작시의 피크 전류에서 기인하는 노이즈가 미소 신호에 악영향을 미쳐, 오동작을 초래할 우려가 있다.
[일 실시형태]
일 실시형태에 의한 반도체 기억 장치를 도 1 내지 도 12를 이용하여 설명한다. 도 1은 본 실시형태에 의한 반도체 기억 장치를 도시하는 블록도이다.
본 실시형태에 의한 반도체 기억 장치는 복수의 메모리 블록(MB1, MB2)을 갖는 것이다. 설명을 간략하게 하기 위해서, 도 1에서는 2개의 메모리 블록(MB1, MB2)을 도시하고 있다. 메모리 블록(MB1)은 채널 A용의 메모리 블록이고, 메모리 블록(MB2)은 채널 B용의 메모리 블록이다.
복수의 메모리 블록(MB1, MB2)은 복수의 입출력 포트(15a, 15b)에 각각 대응하여 설치되어 있다. 설명을 간략하게 하기 위해서, 도 1에서는 2개의 입출력 포트(15a, 15b)를 도시하고 있다. 입출력 포트(15a)는 채널 A용의 입출력 포트이고, 입출력 포트(15b)는 채널 B용의 입출력 포트이다.
예컨대, 입출력 포트(15a, 15b)는 시스템 상에서 각각 다른 버스에 접속되어 있고, 입출력 포트(15a, 15b)에는 각각 다른 CPU로부터 판독 요구나 기록 요구가 입력된다.
각각의 메모리 블록(MB1, MB2)에는, 복수의 메모리 셀(MC)(도 4 참조)을 포함하는 메모리 셀 어레이(ARRAY)(28)(도 2 참조)를 각각 갖는 메모리 코어(CORE1, CORE2)가 설치되어 있다.
본 실시형태에 의한 반도체 기억 장치는 예컨대 DRAM(Dynamic Random Access Memory)이다. 메모리 코어(CORE1, CORE2)에 설치된 메모리 셀(MC)은 다이내믹형 메모리 셀이다. 이러한 메모리 셀(MC)은 하나의 트랜지스터(전송 트랜지스터)(Tr1)(도 4 참조)와 하나의 커패시터(C1)(도 4 참조)에 의해 형성되어 있다. 메모리 셀(MC)은 커패시터(C1)에의 전하 축적의 유무에 따라 데이터를 기억한다. 예컨대, 커패시터(C1)가 충전되어 있는 상태를 데이터 "1"에 대응시키고, 커패시터(C1)가 방전된 상태를 데이터 "0"에 대응시킨다.
다이내믹형 메모리 셀(MC)에서는 커패시터(C1)에 충전된 전하가 시간과 함께 감쇠해 간다. 이 때문에, 메모리 셀(MC)을 원래 상태로 되돌리는 동작인 리프레시가 정기적으로 행해진다.
각각의 메모리 코어(CORE1, CORE2)에는, 워드선(WL)을 구동하는 행 디코더(10a, 10b)가 각각 설치되어 있다. 각각의 메모리 코어(CORE1, CORE2)에는, 복수의 워드선(WL)이 각각 설치되어 있지만, 도 1에서는, 복수의 워드선(WL) 중 1 라인의 워드선(WL)을 개념적으로 도시하고 있다.
또한, 각각의 메모리 코어(CORE1, CORE2)에는, 컬럼 게이트선(컬럼 스위치 신호선)(CL)을 구동하는 열 디코더(12a, 12b)가 설치되어 있다. 각각의 메모리 코어(CORE1, CORE2)에는 복수의 컬럼 게이트선(CL)이 설치되어 있지만, 도 1에서는, 복수의 컬럼 게이트선(CL) 중 1 라인의 컬럼 게이트선(CL)을 개념적으로 도시하고 있다.
또한, 각각의 메모리 코어(CORE1, CORE2)에는 로컬 데이터 버스선(데이터 버스선, 데이터선)(LDB)에 접속된 앰프(판독/기록 앰프, AMP)(14a, 14b)가 설치되어 있다. 로컬 데이터 버스선(LDB)은 "DB", "/DB"라고도 표기한다. 각각의 메모리 코어(CORE1, CORE2)에는, 복수의 로컬 데이터 버스선(LDB)이 설치되어 있지만, 도 1에서는, 복수의 로컬 데이터 버스선(LDB) 중 1 라인의 로컬 데이터 버스선(LDB)을 개념적으로 도시하고 있다.
각각의 메모리 코어(CORE1, CORE2)의 앰프(14a, 14b)는 각각 데이터 입출력부(DQ 제어부)(16a, 16b)에 접속되어 있다. 앰프(14a, 14b)와 데이터 입출력부(16a, 16b)는 각각 공통 데이터 버스(CDB)에 의해 접속되어 있다. 데이터 입출력부(16a, 16b)를 통해 입출력 데이터(Ext.DQ)가 입출력된다.
한편, 도 1에서는 데이터 입출력부(16a, 16b)가 입출력 포트(15a, 15b)와 별개로 도시되어 있지만, 실제로는 데이터 입출력부(16a, 16b)는 입출력 포트(15a, 15b)의 일부이다.
각각의 메모리 블록(MB1, MB2)에는, 리프레시 제어 회로(18a, 18b)와, 어드레스 디코더(20a, 20b)와, 커맨드 디코더(22a, 22b)와, 제어 회로(24a, 24b)가 더 설치되어 있다.
리프레시 제어 회로(리프레시 커맨드 생성 회로)(18a, 18b)는 리프레시 커맨드(REFRESH)를 생성하는 것이다. 리프레시에는 오토 리프레시, 셀프 리프레시 등이 있지만, 여기서는 설명을 간략하게 하기 위해, 리프레시라는 총칭을 이용하여 설명한다. 리프레시 제어 회로(18a, 18b)는 리프레시 커맨드를 커맨드 디코더(22a, 22b)에 출력하고, 리프레시의 대상이 되는 메모리 셀(MC)의 어드레스를 나타내는 어드레스 신호를 어드레스 디코더(20a, 20b)에 각각 출력한다.
채널 A의 리프레시 제어 회로(18a)는 리프레시 커맨드를 생성했을 때에, 리프레시 커맨드를 나타내는 H 레벨(High 레벨)의 신호(prefaz)를 커맨드 디코더(22a)에 출력한다.
또한, 채널 B의 리프레시 제어 회로(18b)는 리프레시 커맨드를 생성했을 때에, 리프레시 커맨드를 나타내는 H 레벨의 신호(prefbz)를 커맨드 디코더(22b)에 출력한다.
어드레스 디코더(20a, 20b)는 외부로부터의 어드레스 신호(Ext.ADD) 또는 리프레시 제어 회로(18a, 18b)로부터의 어드레스 신호에 기초하여 생성한 디코드 신호를, 행 디코더(10a, 10b)나 열 디코더(12a, 12b)에 출력하는 것이다. 한편, 외부로부터의 어드레스 신호(Ext.ADD)는 채널 A용의 입출력 포트(15a)를 통해 채널 A의 어드레스 디코더(20a)에 입력된다. 또한, 외부로부터의 어드레스 신호(Ext.ADD)는 채널 B용의 입출력 포트(15b)를 통해 채널 B의 어드레스 디코더(20b)에 입력된다.
커맨드 디코더(22a)는 리프레시 제어 회로(18a)로부터의 리프레시 커맨드나 외부로부터 입력되는 외부 커맨드(Ext.CMD)에 기초하여 내부 커맨드(Int.CMDA)를 생성하는 것이다. 외부 커맨드(Ext.CMD)는 채널 A용의 입출력 포트(15a)를 통해 채널 A용의 커맨드 디코더(22a)에 입력된다.
커맨드 디코더(22b)는 리프레시 제어 회로(18b)로부터의 리프레시 커맨드나 외부로부터 입력되는 외부 커맨드(Ext.CMD)에 기초하여 내부 커맨드(Int.CMDB)를 생성하는 것이다. 외부 커맨드(Ext.CMD)는 채널 B용의 입출력 포트(15b)를 통해 채널 B용의 커맨드 디코더(22b)에 입력된다.
커맨드 디코더(22a, 22b)에 의해 각각 생성된 내부 커맨드(Int.CMDA, Int.CMDB)는 제어 회로(타이밍 제어 회로)(24a, 24b)나 조정 회로(26)에 입력된다.
외부 커맨드(Ext.CMD)에는 액티브 커맨드(act), 판독 커맨드(rd), 기록 커맨드(wr), 프리차지 커맨드(prt) 등이 있다.
내부 커맨드(Int.CMDA, Int.CMDB)에는 외부 커맨드(Ext.CMD)에 기초한 내부 커맨드와, 리프레시 커맨드에 기초한 내부 커맨드가 있다.
커맨드 디코더(22a)는 액티브 커맨드가 외부로부터 입력되면, 액티브 커맨드를 나타내는 신호(커맨드)(actaz)를 조정 회로(26) 및 제어 회로(24a)에 출력한다.
또한, 커맨드 디코더(22a)는 판독 커맨드가 외부로부터 입력되면, 판독 커맨드를 나타내는 신호(커맨드)(rdaz)를 조정 회로(26) 및 제어 회로(24a)에 출력한다.
또한, 커맨드 디코더(22a)는 기록 커맨드가 외부로부터 입력되면, 기록 커맨드를 나타내는 신호(커맨드)(wraz)를 조정 회로(26) 및 제어 회로(24a)에 출력한다.
또한, 커맨드 디코더(22a)는 프리차지 커맨드가 외부로부터 입력되면, 프리차지 커맨드를 나타내는 신호(커맨드)(prtaz)를 조정 회로(26) 및 제어 회로(24a)에 출력한다.
또한, 커맨드 디코더(22a)는 리프레시 커맨드가 입력되면, 리프레시 커맨드를 나타내는 신호(커맨드)(refaz)를 조정 회로(26) 및 제어 회로(24a)에 출력한다.
커맨드 디코더(22b)는 액티브 커맨드가 외부로부터 입력되면, 액티브 커맨드를 나타내는 신호(커맨드)(actbz)를 조정 회로(26) 및 제어 회로(24b)에 출력한다.
또한, 커맨드 디코더(22b)는 판독 커맨드가 외부로부터 입력되면, 판독 커맨드를 나타내는 신호(커맨드)(rdbz)를 조정 회로(26) 및 제어 회로(24b)에 출력한다.
또한, 커맨드 디코더(22b)는 기록 커맨드가 외부로부터 입력되면, 기록 커맨드를 나타내는 신호(커맨드)(wrbz)를 조정 회로(26) 및 제어 회로(24b)에 출력한다.
또한, 커맨드 디코더(22b)는 프리차지 커맨드가 외부로부터 입력되면, 프리차지 커맨드를 나타내는 신호(커맨드)(prtbz)를 조정 회로(26) 및 제어 회로(24b)에 출력한다.
또한, 커맨드 디코더(22b)는 리프레시 커맨드가 입력되면, 리프레시 커맨드를 나타내는 신호(커맨드)(refbz)를 조정 회로(26) 및 제어 회로(24b)에 출력한다.
채널 A의 제어 회로(타이밍 제어 회로, 타이밍 회로)(24a)는 내부 커맨드(Int.CMDA)에 기초하여 메모리 코어(CORE1)에 대하여 제어 신호(tWLA, tCLA, tSAA, tAMA)를 각각 출력하는 것이다.
또한, 채널 B의 제어 회로(타이밍 제어 회로, 타이밍 회로)(24b)는 내부 커맨드(Int.CMDB)에 기초하여 메모리 코어(CORE2)에 대하여 제어 신호(tWLB, tCLB, tSAB, tAMB)를 각각 출력하는 것이다.
제어 신호(tWLA, tWLB)는 워드선(WL)을 선택하도록 행 디코더(10a, 10b)를 각각 제어하는 신호이며, 각각의 메모리 코어(CORE1, CORE2)에 설치된 행 디코더(10a, 10b)에 각각 입력된다.
제어 신호(tCLA, tCLB)는 컬럼 게이트선(CL)을 선택하도록 열 디코더(12a, 12b)를 각각 제어하는 신호이며, 각각의 메모리 코어(CORE1, CORE2)에 설치된 열 디코더(12a, 12b)에 각각 입력된다.
제어 신호(tSAA, tSAB)는 센스 앰프(30)(도 2 참조)를 각각 활성화하는 신호이며, 각각의 메모리 코어(CORE1, CORE2)에 설치된 센스 앰프(30)에 각각 입력된다.
제어 신호(tAMA, tAMB)는 앰프(14a, 14b)를 각각 활성화하는 신호이며, 각각의 메모리 코어(CORE1, CORE2)에 설치된 앰프(14a, 14b)에 각각 입력된다.
조정 회로(26)는 복수의 채널에서 커맨드가 같은 시기에 중복되었을 때에, 필요에 따라서 어느 한 커맨드의 실행 개시를 지연시키는 것이다. 예컨대, 한쪽 채널에서의 리프레시 커맨드와 다른 쪽 채널에서의 액티브 커맨드가 중복된 경우에는, 예컨대 리프레시의 실행 개시를 지연시키기 위한 신호(지연 신호, 지연 명령)(waitA, waitB)를 어느 한 제어 회로(24a, 24b)에 출력한다. 또한, 한쪽 채널에서의 리프레시 커맨드와 다른 쪽 채널에서의 리프레시 커맨드가 중복된 경우에는, 어느 한 리프레시의 실행 개시를 지연시키기 위한 신호(waitA, waitB)를 어느 한 제어 회로(24a, 24b)에 출력한다.
도 2는 본 실시형태에 의한 반도체 기억 장치의 레이아웃의 예를 도시하는 평면도이다.
도 2에 도시하는 바와 같이, 복수의 메모리 코어(CORE1, CORE2)가 설치되어 있다. 여기서는, 2개의 메모리 코어(CORE1, CORE2)를 도시하고 있다.
각각의 메모리 코어(CORE1, CORE2)에는, 각각 복수의 메모리 셀 어레이(28)가 설치되어 있다. 여기서는, 각각의 메모리 코어(CORE1, CORE2)에 메모리 셀 어레이(28)가 예컨대 8개씩 설치되어 있다.
메모리 셀 어레이(28)의 양측에는, 각각 센스 앰프(30)가 배치되어 있다. 센스 앰프(30)는 도 3에 도시하는 바와 같이 각 비트선(BL, /BL)에 대응하여 복수개 설치되지만, 도 2에서는 센스 앰프(30)의 배치를 개념적으로 나타내고 있다.
열 디코더(12a, 12b)에는 복수의 컬럼 게이트선(CL)이 접속되어 있다. 도 2에서는 컬럼 게이트선(CL)을 개념적으로 도시하고 있다.
앰프(14a, 14b)에는, 복수의 데이터 버스선(DB, /DB)이 접속되어 있다. 도 2에서는 데이터 버스선(DB, /DB)을 개념적으로 도시하고 있다.
반도체 기판의 주연부에는 복수의 전극 패드(32)가 배열되어 있다.
도 3은 도 2에 있어서 굵은 실선으로 둘러싸인 부분에 대응하는 회로도이다.
도 3에 도시하는 바와 같이, 복수의 워드선(WL)이 설치되어 있다. 도 3에서는 복수의 워드선(WL) 중 4 라인의 워드선(WL1~WL4)을 도시하고 있다. 이들 복수의 워드선(WL)은 행 디코더(10b)에 접속되어 있다. 행 디코더(10b)는 워드선(WL)의 전위를 H 레벨로 함으로써 워드선(WL)을 활성화한다.
워드선(WL)에 교차하도록 비트선(BL, /BL)이 설치되어 있다. 도 3에서는 복수의 비트선(BL) 중 8 세트의 비트선(BL1~BL8, /BL1~/BL8)을 나타내고 있다.
한편, 도 3에서, 워드선(WL)과 비트선(BL)이 교차하는 개소에 표시하고 있는 파선의 사각은 메모리 셀(MC)이 설치되어 있음을 개념적으로 나타낸 것이다.
메모리 셀 어레이(28)의 양측에는, 복수의 센스 앰프(30)가 각각 배열되어 있다. 센스 앰프(30)는 센스 앰프(30) 양측의 메모리 셀 어레이(28)에서 공용할 수 있게 되어 있다. 센스 앰프(30)는 후술하는 접속 스위치(BT)를 이용하여, 어느 한쪽의 비트선(BL, /BL)과 접속할 수 있다.
도 4는 센스 앰프와 메모리 셀을 포함하는 회로도이다.
도 4에서는, 접속 스위치(BT0, BT1)를 통해 비트선(BL, /BL)에 접속된 데이터선도 비트선(BL, /BL)이라고 부르기로 한다.
메모리 셀(MC)은 커패시터(C1)와, 트랜지스터(전송 트랜지스터)(Tr1)에 의해 형성되어 있다. 전송 트랜지스터(Tr1)는 예컨대 NMOS 트랜지스터에 의해 형성되어 있다. 커패시터(C1)의 한쪽의 단부는 셀 플레이트 전압선(VCP)에 접속되어 있다. 커패시터(C1)의 다른 쪽의 단부는 전송 트랜지스터(Tr1)의 소스/드레인의 한쪽에 접속되어 있다. 전송 트랜지스터(Tr1)의 소스/드레인의 다른 쪽은 비트선(BL)에 접속되어 있다.
전송 트랜지스터(Tr1)의 게이트는 워드선(WL)에 접속되어 있다. 워드선(WL)의 전위를 H 레벨로 함으로써, 상기 워드선(WL)이 선택되고, 상기 워드선(WL)에 접속된 전송 트랜지스터(Tr1)가 온 상태로 되어, 상기 전송 트랜지스터(Tr1)를 포함하는 메모리 셀(MC)이 선택된다.
접속 스위치(BT0, BT1)는 NMOS 트랜지스터(Tr2~Tr5)에 의해 각각 형성되어 있다. NMOS 트랜지스터(Tr2~Tr5)의 소스/드레인의 한쪽은 비트선(BL, /BL)에 각각 접속되어 있다. NMOS 트랜지스터(Tr2~Tr5)의 소스/드레인의 다른 쪽은 센스 앰프(SA)에 접속되어 있다.
접속 스위치(BT0, BT1)의 게이트에는 스위치 제어 신호선(BT0, BT1)이 각각 접속되어 있다. 스위치 제어 신호선(BT0)의 전위를 H 레벨로 하면, NMOS 트랜지스터(Tr4, Tr5)가 온 상태가 되어, 도 4에 있어서의 지면 우측에 위치하는 비트선(BL, /BL)이 스위치(BT0)를 통해 센스 앰프(SA)에 접속된다. 스위치 제어 신호선(BT0)의 전위를 L 레벨(Low 레벨)로 하면, NMOS 트랜지스터(Tr4, Tr5)가 오프 상태가 되어, 도 4에 있어서의 지면 우측에 위치하는 비트선(BL, /BL)이 센스 앰프(SA)로부터 전기적으로 분리된다.
스위치 제어 신호선(BT1)의 전위를 H 레벨로 하면, NMOS 트랜지스터(Tr2, Tr3)가 온 상태가 되어, 도 4의 지면 좌측에 위치하는 비트선(BL, /BL)이 접속 스위치(BT1)를 통해 센스 앰프(SA)에 접속된다. 스위치 제어 신호선(BT1)의 전위를 L 레벨로 하면, NMOS 트랜지스터(Tr2, Tr3)가 오프 상태가 되어, 도 4의 지면 좌측에 위치하는 비트선(BL, /BL)이 센스 앰프(SA)로부터 전기적으로 분리된다.
프리차지 회로(PRE1, PRE2)는 상보의 비트선(BL, /BL)을 프리차지 전압선(VPR)에 각각 접속하기 위한 한 쌍의 NMOS 트랜지스터(Tr6~Tr9)를 갖고 있다. 또한, 프리차지 회로(PRE1, PRE2)는 비트선(BL, /BL)을 상호 접속하기 위한 NMOS 트랜지스터(Tr10, Tr11)를 갖고 있다.
프리차지 회로(PRE1, PRE2)의 NMOS 트랜지스터(Tr6~Tr11)의 게이트는 프리차지 제어 신호선(BRS)에 접속되어 있다. 프리차지 제어 신호선(BRS)의 전위를 H 레벨로 하면, 비트선(BL, /BL)이 클램프되고, 비트선(BL, /BL)의 전위가 프리차지 전압(VPR)으로 된다.
센스 앰프(SA)는 입력과 출력이 상호 접속된 한 쌍의 CMOS 인버터(INV1, INV2)에 의해 형성된 플립플롭 회로에 의해 형성되어 있다. 각각의 CMOS 인버터(INV1, INV2)의 입력(트랜지스터 Tr12~Tr15)은 비트선(BL, /BL)에 접속되어 있다. 각각의 CMOS 인버터(INV1, INV2)는 도 4의 지면 좌우 방향으로 나란한 NMOS 트랜지스터(Tr12, Tr14)와 PMOS 트랜지스터(Tr13, Tr15)에 의해 형성되어 있다. 각각의 CMOS 인버터(INV1, INV2)의 PMOS 트랜지스터(Tr13, Tr15)의 소스는 센스 앰프 활성화 신호선(PSA)에 접속되어 있다. 각각의 CMOS 인버터(INV1, INV2)의 NMOS 트랜지스터(Tr12, Tr14)의 소스는 센스 앰프 활성화 신호선(NSA)에 접속되어 있다.
래치 인에이블 신호선(LE)은 인버터(34)의 입력 단자에 접속되어 있다. 인버터(34)의 출력 단자는 PMOS 트랜지스터(Tr16)의 게이트에 접속되어 있다. PMOS 트랜지스터(Tr16)의 소스는 전원 전압(Vint)에 접속되어 있다. PMOS 트랜지스터(Tr16)의 드레인은 센스 앰프 활성화 신호선(PSA)에 접속되어 있다.
또한, 래치 인에이블 신호선(LE)은 NMOS 트랜지스터(Tr17)의 게이트에 접속되어 있다. NMOS 트랜지스터(Tr17)의 소스는 접지 전위(VSS)에 접속되어 있다. NMOS 트랜지스터(Tr17)의 드레인은 센스 앰프 활성화 신호선(NSA)에 접속되어 있다.
래치 인에이블 신호(LE)의 전위를 H 레벨로 하면, 인버터(34)의 출력이 L 레벨로 되고, PMOS 트랜지스터(Tr16)가 온 상태로 되며, 센스 앰프 활성화 신호선(PSA)의 전위가 전원 전압(Vint)으로 된다. 또한, 래치 인에이블 신호(LE)를 H 레벨로 하면, NMOS 트랜지스터(Tr17)가 온 상태가 되며, 센스 앰프 활성화 신호선(NSA)의 전위가 접지 전위(VSS)가 된다. 이에 따라, 센스 앰프(SA)가 활성화된 상태가 되어, 비트선(BL, /BL) 사이의 전위차(ΔVBL)가 센스 앰프(SA)에 의해 증폭된다.
한편, 래치 인에이블 신호(LE)를 L 레벨로 하면, 인버터(34)의 출력이 H 레벨로 되고, PMOS 트랜지스터(Tr16)가 오프 상태가 되며, 센스 앰프 활성화 신호선(PSA)이 플로우팅 상태가 된다. 또한, 래치 인에이블 신호(LE)를 L 레벨로 하면, NMOS 트랜지스터(Tr17)가 오프 상태가 되며, 센스 앰프 활성화 신호선(NSA)이 플로우팅 상태가 된다. 이에 따라, 센스 앰프(SA)가 불활성 상태로 된다.
컬럼 스위치(CSW)는, 비트선(BL)을 데이터 버스선(DB)에 접속하는 NMOS 트랜지스터(Tr18)와, 비트선(/BL)을 데이터 버스선(/DB)에 접속하는 NMOS 트랜지스터(Tr19)를 갖고 있다. 각각의 NMOS 트랜지스터(Tr18, Tr19)의 게이트는 컬럼 게이트선(CL)에 접속되어 있다.
판독 동작시에는, 센스 앰프(SA)에서 증폭된 비트선(BL, /BL) 상의 신호(판독 데이터 신호)가 컬럼 스위치(CSW)를 통해 데이터 버스선(DB, /DB)에 전달된다.
기록 동작시에는, 앰프(14a, 14b)로부터 출력되는 기록 데이터 신호가 로컬 버스 라인(LDB)(도 1 참조), 즉 데이터 버스선(DB, /DB)과 컬럼 스위치(CSW)를 통해, 비트선(BL, /BL)에 전달되어, 메모리 셀(MC)에 기록된다.
도 5는 센스 앰프의 동작 시퀀스를 도시하는 타임차트이다.
여기서는 판독 동작의 경우를 예로 들어 설명한다.
우선, 판독 동작 개시 전에는, 프리차지 제어 신호선(BRS) 및 스위치 제어 신호선(BT1)은 H 레벨로 되어 있다. 또한, 비트선(BL, /BL)의 전위는 모두 프리차지 전압(VPR)으로 되어 있다. 또한, 선택하여야 할 메모리 셀(MC)에 접속되어 있는 워드선(WL)의 전위는 L 레벨로 되어 있다.
이어서, 프리차지 제어 신호선(BRS)의 전위를 H 레벨에서 L 레벨로 변화시킨다. 프리차지 제어 신호선(BRS)의 전위가 L 레벨이 되면, 프리차지 회로(PRE1, PEE2)의 각각의 NMOS 트랜지스터(Tr6~Tr11)가 오프 상태가 되어, 비트선(BL, /BL)의 클램프가 해제되며, 센스 앰프(SA)의 리셋이 해제된다.
이어서, NMOS 트랜지스터(Tr2, Tr3)의 게이트에 접속된 스위치 제어 신호선(BT1)의 전위를 H 레벨에서 L 레벨로 변화시킨다. 스위치 제어 신호선(BT1)의 전위가 L 레벨로 되면, NMOS 트랜지스터(Tr2, Tr3)가 오프 상태가 된다. NMOS 트랜지스터(Tr2, Tr3)가 오프 상태가 되면, 도 4의 지면 좌측에 위치하는 비트선(BL, /BL)이 센스 앰프(SA)로부터 전기적으로 분리된다. 바꿔 말하면, NMOS 트랜지스터(Tr2, Tr3)가 오프 상태가 되면, 비선택 비트선(BL, /BL)의 접속이 해제된다.
이어서, 선택하여야 할 메모리 셀(MC)에 접속되어 있는 워드선(WL)의 전위를 L 레벨에서 H 레벨로 변화시킨다. 즉, 선택하여야 할 메모리 셀(MC)에 접속되어 있는 워드선(WL)을 활성화시킨다. 그러면, 전송 트랜지스터(Tr1)가 온 상태로 되어, 커패시터(C1)에 축적되어 있던 전하에 따라서, 비트선(BL)과 비트선(/BL) 사이에 전위차(ΔVBL)가 생긴다.
이어서, 래치 인에이블 신호선(LE)의 전위를 L 레벨에서 H 레벨로 변화시킨다. 그러면, 센스 앰프 활성화 신호선(PSA)의 전위가 전원 전압(Vint)으로 되고, 센스 앰프 활성화 신호선(NSA)의 전위가 접지 전위(VSS)로 된다. 이에 따라, 센스 앰프(SA)가 활성화되어, 비트선(BL)과 비트선(/BL) 사이의 전위차(ΔVBL)가 센스 앰프(SA)에 의해 증폭된다.
이어서, 컬럼 게이트선(CL)의 전위를 L 레벨에서 H 레벨로 변화시킨다. 그러면, NMOS 트랜지스터(Tr18, Tr19)가 온 상태가 되어, 센스 앰프(SA)에서 증폭된 비트선(BL, /BL) 상의 신호가 데이터 버스선(DB, /DB)을 통해 앰프(14a, 14b)에 전달된다. 앰프(14a, 14b)에서 증폭된 신호는 데이터 입출력부(16a, 16b)를 통해 외부로 판독된다.
판독이 완료되면, 컬럼 게이트선(CL)의 전위를 H 레벨에서 L 레벨로 변화시킨다. 이에 따라, 트랜지스터(Tr18, Tr19)가 오프 상태가 된다.
이어서, 메모리 셀(MC)에 기록되어 있었던 정보의 재기록이 행해진다. 앰프(14a, 14b)는 데이터 버스선(DB, /DB)을 통해 비트선(BL, /BL)에 기록 신호를 전달하고, 워드선(WL)을 H 레벨에서 L 레벨로 변화시킨다. 이에 따라, 전송 트랜지스터(Tr1)가 오프 상태가 되어, 메모리 셀(MC)의 선택이 해제되고, 메모리 셀(MC)에 정보가 유지된다.
이어서, 래치 인에이블 신호선(LE)의 전위를 H 레벨에서 L 레벨로 변화시킨다. 이에 따라, 센스 앰프(SA)가 비활성화된다.
이어서, 프리차지 제어 신호선(BRS)의 전위를 L 레벨에서 H 레벨로 변화시킨다. 프리차지 제어 신호선(BRS)의 전위가 H 레벨로 되면, 프리차지 회로(PRE1, PRE2)의 각각의 NMOS 트랜지스터(Tr6~Tr11)가 온 상태로 된다. 그러면, 비트선(BL, /BL)의 전위가 프리차지 전압(VPR)에 클램프된다.
또한, 스위치 제어 신호선(BT1)의 전위를 L 레벨에서 H 레벨로 변화시킨다. 스위치 제어 신호선(BT1)의 전위가 H 레벨로 되면, NMOS 트랜지스터(Tr2, Tr3)가 온 상태로 되어, 도 4의 지면 좌측에 위치하는 비트선(BL, /BL)이 센스 앰프(SA)에 전기적으로 접속된다. 바꿔 말하면, NMOS 트랜지스터(Tr2, Tr3)가 온 상태로 되면, 비선택 비트선(BL, /BL)이 센스 앰프(SA)에 전기적으로 접속된다.
이어서, 조정 회로(26)에 관해서 설명한다. 도 6 및 도 7은 본 실시형태에 의한 반도체 기억 장치의 조정 회로를 도시하는 회로도이다.
도 6에 도시하는 바와 같이, 신호선(actbz, rdbz, wrbz, prtbz, refbz)이 NOR 게이트(논리 게이트)(27a)의 입력 단자에 각각 접속되어 있다. 이들 신호(actbz, rdbz, wrbz, prtbz, refbz)는 채널 B의 커맨드 디코더(22b)로부터 출력되는 내부 커맨드(Int.CMDB)의 신호이다. 신호(actbz)는 채널 B에 액티브 커맨드가 입력되었을 때에, 채널 B의 커맨드 디코더(22b)로부터 H 레벨로 출력되는 신호이다. 신호(rdbz)는 채널 B에 판독 커맨드가 입력되었을 때에, 채널 B의 커맨드 디코더(22b)로부터 H 레벨로 출력되는 신호이다. 신호(wrbz)는 채널 B에 기록 커맨드가 입력되었을 때에, 채널 B의 커맨드 디코더(22b)로부터 H 레벨로 출력되는 신호이다. 신호(prtbz)는 채널 B에 프리차지 커맨드가 입력되었을 때에, 채널 B의 커맨드 디코더(22b)로부터 H 레벨로 출력되는 신호이다. 신호(refbz)는 채널 B의 리프레시 제어 회로(18b)에 의해 리프레시 커맨드가 생성되었을 때에, 채널 B의 커맨드 디코더(22b)로부터 H 레벨로 출력되는 신호이다. NOR 게이트(27a)는 입력 신호(actbz, rdbz, wrbz, prtbz, refbz) 중 어느 하나가 H 레벨일 때에 출력이 L 레벨로 된다.
NOR 게이트(27a)의 출력은 전송 게이트(29a)의 입력 단자에 입력된다. 전송 게이트(29a)는 CMOS 아날로그 스위치에 의해 형성되어 있다. 이러한 CMOS 아날로그 스위치는 NMOS 트랜지스터(31a)와 PMOS 트랜지스터(33a)를 병렬 접속함으로써 형성되어 있다. 전송 게이트(29a)는 NMOS 트랜지스터(31a)의 게이트에 입력되는 신호(refax)가 H 레벨로 되고, PMOS 트랜지스터(33a)의 게이트에 입력되는 신호(refaz)가 L 레벨로 되면, 온 상태가 된다. 한편, 전송 게이트(29a)는 NMOS 트랜지스터(31a)의 게이트에 입력되는 신호(refax)가 L 레벨로 되거나, 또는 PMOS 트랜지스터(33a)의 게이트에 입력되는 신호(refaz)가 H 레벨로 되면, 오프 상태가 된다. 신호(refaz)는 채널 A의 리프레시 제어 회로(18a)에 의해 리프레시 커맨드가 생성되었을 때에 커맨드 디코더(22a)로부터 H 레벨로 출력되는 신호이다. 신호(refax)는 신호(refaz)를 인버터(35a)(도 7 참조)에서 반전함으로써 생성되는 것이다. 신호(refaz)를 인버터(35a)에서 반전시킴으로써 신호(refax)가 생성되기 때문에, 신호(refax)의 천이 타이밍은 신호(refaz)의 천이 타이밍보다 늦어진다.
한편, 도 7의 (a)에서는 인버터(35a)를 1개만 도시하고 있지만, 인버터(35a)의 수는 1개에 한정되는 것이 아니다. 신호(refaz)의 천이 타이밍에 대한 신호(refax)의 천이 타이밍의 늦어짐, 즉 지연량은 직렬로 접속하는 인버터(35a)의 수를 적절하게 설정함으로써 조정할 수 있다. 직렬로 접속하는 인버터(35a)의 수는 예컨대 홀수개로 한다. 원하는 지연량을 얻을 수 있도록 직렬로 접속하는 인버터(35a)의 수가 설정되어 있다.
전송 게이트(29a)의 출력선에는 PMOS 트랜지스터(36a)의 드레인이 접속되어 있다. PMOS 트랜지스터(36a)의 소스는 전원 전압(vdd)에 접속되어 있다. PMOS 트랜지스터(36a)의 게이트는 신호선(refax)에 접속되어 있다. 신호(refax)의 전위가 L 레벨일 때에는 PMOS 트랜지스터(36a)가 온 상태로 되고, 전송 게이트(29a)의 출력선의 전위는 H 레벨로 된다. 한편, 신호선(refax)의 전위가 H 레벨일 때에는 PMOS 트랜지스터(36a)가 오프 상태로 된다.
전송 게이트(29a)의 출력선은, NAND 게이트(38a, 40a)를 조합함으로써 형성된 플립플롭 회로(42a)의 한쪽의 입력 단자(IN1)에 접속되어 있다. 플립플롭 회로(42a)의 다른 쪽의 입력 단자(IN2)에는 신호선(prefaz)이 접속되어 있다. 신호(prefaz)는 채널 A의 리프레시 제어 회로(18a)에 의해 리프레시 커맨드가 생성되었을 때에 리프레시 제어 회로(18a)로부터 H 레벨로 출력되는 신호이다. 신호(prefaz)가 리프레시 제어 회로(18a)로부터 커맨드 디코더(22a)에 출력된 후, 커맨드 디코더(22a)로부터 신호(refaz)가 출력된다. 커맨드 디코더(22a)에서 지연이 생기기 때문에, 신호(prefaz)의 천이 타이밍은 신호(refaz)의 천이 타이밍보다 빠르다.
또한, 신호선(actaz, rdaz, wraz, prtaz)이 NOR 게이트(논리 게이트)(27b)의 입력 단자에 접속되어 있다. 이들 신호(actaz, rdaz, wraz, prtaz)는 채널 A의 커맨드 디코더(22a)로부터 출력되는 내부 커맨드(Int.CMDA)의 신호이다. 신호(actaz)는 채널 A에 액티브 커맨드가 입력되었을 때에, 채널 A의 커맨드 디코더로부터 H 레벨로 출력되는 신호이다. 신호(rdaz)는 채널 A에 판독 커맨드가 입력되었을 때에, 채널 A의 커맨드 디코더로부터 H 레벨로 출력되는 신호이다. 신호(wraz)는 채널 A에 기록 커맨드가 입력되었을 때에, 채널 A의 커맨드 디코더로부터 H 레벨로 출력되는 신호이다. 신호(prtaz)는 채널 A에 프리차지 커맨드가 입력되었을 때에, 채널 A의 커맨드 디코더로부터 H 레벨로 출력되는 신호이다. NOR 게이트(27b)는 입력 신호(actaz, rdaz, wraz, prtaz) 중 어느 하나가 H 레벨일 때에 출력이 L 레벨로 된다.
NOR 게이트(27b)의 출력은 전송 게이트(29b)의 입력 단자에 입력된다. 전송 게이트(29b)는 CMOS 아날로그 스위치에 의해 형성되어 있다. 이러한 CMOS 아날로그 스위치는 NMOS 트랜지스터(31b)와 PMOS 트랜지스터(33b)를 병렬 접속함으로써 형성되어 있다. 전송 게이트(29b)는 NMOS 트랜지스터(31b)의 게이트에 입력되는 신호(refbx)가 H 레벨로 되고, PMOS 트랜지스터(33b)의 게이트에 입력되는 신호(refbz)가 L 레벨로 되면, 온 상태가 된다. 한편, 전송 게이트(29b)는 NMOS 트랜지스터(31b)의 게이트에 입력되는 신호(refbx)가 L 레벨로 되거나, 또는 PMOS 트랜지스터(33b)의 게이트에 입력되는 신호(refbz)가 H 레벨로 되면, 오프 상태가 된다. 신호(refbz)는 채널 B의 리프레시 제어 회로(18b)에 의해 리프레시 커맨드가 생성되었을 때에 커맨드 디코더(22b)로부터 H 레벨로 출력되는 신호이다. 신호(refbx)는 신호(refbz)를 인버터(35b)(도 7 참조)에서 반전함으로써 생성되는 것이다. 신호(refbz)를 인버터(35b)에서 반전시킴으로써 신호(refbx)가 생성되기 때문에, 신호(refbx)의 천이 타이밍은 신호(refbz)의 천이 타이밍보다 늦어진다.
한편, 도 7의 (b)에서는 인버터(35b)를 1개만 도시하고 있지만, 인버터(35b)의 수는 1개에 한정되는 것이 아니다. 신호(refbz)의 천이 타이밍에 대한 신호(refbx)의 천이 타이밍의 늦어짐, 즉 지연량은 직렬로 접속하는 인버터(35b)의 수를 적절하게 설정함으로써 조정할 수 있다. 직렬로 접속하는 인버터(35b)의 수는 예컨대 홀수개로 한다. 원하는 지연량을 얻을 수 있도록 직렬로 접속하는 인버터(35b)의 수가 설정되어 있다.
전송 게이트(29b)의 출력선에는 PMOS 트랜지스터(36b)의 드레인이 접속되어 있다. PMOS 트랜지스터(36b)의 소스는 전원 전압(vdd)에 접속되어 있다. PMOS 트랜지스터(36b)의 게이트는 신호(refbx)에 접속되어 있다. 신호선(refbx)의 전위가 L 레벨일 때에는 PMOS 트랜지스터(36b)가 온 상태로 되고, 전송 게이트(29b)의 출력선의 전위는 H 레벨로 된다. 한편, 신호선(refbx)의 전위가 H 레벨일 때에는 PMOS 트랜지스터(36b)가 오프 상태가 된다.
전송 게이트(29b)의 출력선은, NAND 게이트(38b, 40b)를 조합함으로써 형성된 플립플롭 회로(42b)의 한쪽의 입력 단자(IN3)에 접속되어 있다. 플립플롭 회로(42b)의 다른 쪽의 입력 단자(IN4)에는 신호선(prefbz)이 접속되어 있다. 신호(prefbz)는 채널 B의 리프레시 제어 회로(18b)에 의해 리프레시 커맨드가 생성되었을 때에, 리프레시 제어 회로(18b)로부터 H 레벨로 출력되는 신호이다. 신호(prefbz)가 리프레시 제어 회로(18b)로부터 커맨드 디코더(22b)에 출력된 후, 커맨드 디코더(22b)로부터 신호(refbz)가 출력된다. 커맨드 디코더(22b)에서 지연이 생기기 때문에, 신호(prefbz)의 천이 타이밍은 신호(refbz)의 천이 타이밍보다도 빠르다.
이어서, 조정 회로(26)의 동작에 관해서 설명한다.
우선, 채널 A의 리프레시 커맨드와, 채널 B의 액티브 커맨드, 판독 커맨드, 기록 커맨드, 프리차지 커맨드 중 어느 하나가 겹친 경우에 있어서의 조정 회로(26)의 동작에 관해서 설명한다.
커맨드 디코더(22a, 22b)와 조정 회로(26)는 클록 동기되지만, 리프레시 제어 회로(18a, 18b)는 커맨드 디코더(22a, 22b)나 조정 회로(26)와 클록 동기되지 않는다. 커맨드 디코더(22a, 22b)에서 신호 지연이 생기기 때문에, 채널 A의 리프레시 제어 회로(18a)의 출력 신호(prefaz)는 커맨드 디코더(22a)로부터의 출력 신호(refaz)가 H 레벨로 천이하는 타이밍보다 전의 타이밍에 H 레벨로 천이한다. 리프레시 제어 회로(18a)의 출력 신호(prefaz)가 H 레벨로 됨으로써, 플립플롭(42a)의 입력 단자(IN2)가 H 레벨로 설정된다.
이어서, 채널 A의 리프레시 커맨드와, 채널 B의 액티브 커맨드, 판독 커맨드, 기록 커맨드, 프리차지 커맨드 중 어느 하나가 중복되어 출력된다. 채널 A의 커맨드 디코더(22a)로부터는, 리프레시 커맨드에 대응하는 신호(refaz)가 H 레벨로 출력된다. 또한, 액티브 커맨드, 판독 커맨드, 기록 커맨드, 프리차지 커맨드 중 어느 하나에 대응하는 신호(actbz, rdbz, wrbz, prtbz)가 채널 B의 커맨드 디코더(22b)로부터 H 레벨로 출력된다. 신호(refax)의 천이 타이밍이 신호(refaz)의 천이 타이밍보다 늦기 때문에, 이 단계에서는 전송 게이트(29a)는 열려 있다. 이 때문에, NOR 게이트(27a)의 L 레벨의 출력이 전송 게이트(29a)를 통해 플립플롭(42a)의 입력 단자(IN1)에 도달한다. 이 때문에, 플립플롭(42a)으로부터 출력 신호(waitA)가 H 레벨로 출력된다.
플립플롭(42a)의 출력 신호(waitA)는 채널 A측의 메모리 코어(CORE1)의 제어 타이밍을 지연시키기 위한 신호(지연 신호)이다. 지연 신호(waitA)가 채널 A의 제어 회로(24a)에 입력되면, 채널 A의 제어 회로(24a)에 의한 메모리 코어(CORE1)의 제어가 후술하는 바와 같이 지연된다. 이에 따라, 채널 A의 리프레시에 있어서 피크 전류가 생기는 타이밍과, 채널 B에서 미소 신호를 취급하고 있는 타이밍이 서로 겹치지 않아, 오동작을 방지할 수 있다.
H 레벨의 지연 신호(waitA)가 플립플롭(42a)으로부터 출력된 후에는 신호(refax)가 L 레벨로 천이하여, 전송 게이트(29a)가 닫힌다. 신호(refax)가 L 레벨로 되면, PMOS 트랜지스터(31a)가 온 상태가 되기 때문에, 전송 게이트(29a)의 출력은 H 레벨로 되어, 플립플롭(42a)의 입력은 모두 H 레벨이 된다. 플립플롭(42a)의 입력 단자(IN1, IN2)의 전위가 모두 H 레벨이기 때문에, 플립플롭(42a)의 출력은 유지되며, 지연 신호(waitA)는 H 레벨의 상태로 유지된다.
이 후, 채널 A의 리프레시가 완료되면, 신호(prefaz)가 L 레벨로 된다. 플립플롭(42a)의 한쪽의 입력 단자(IN2)의 전위가 H 레벨이고, 플립플롭(42a)의 다른 쪽의 입력 단자(IN1)의 전위가 L 레벨이기 때문에, 지연 신호(waitA)는 L 레벨이 된다. 즉, 지연 신호(waitA)가 리셋된 상태가 된다.
이어서, 채널 A의 액티브 커맨드, 판독 커맨드, 기록 커맨드, 프리차지 커맨드 중 어느 하나와 채널 B의 리프레시 커맨드가 겹친 경우에 있어서의 조정 회로(26)의 동작에 관해서 설명한다.
전술한 바와 같이, 커맨드 디코더(22a, 22b)와 조정 회로(26)는 클록 동기되지만, 리프레시 제어 회로(18a, 18b)는 커맨드 디코더(22a, 22b)나 조정 회로(26)와 클록 동기되지 않는다. 커맨드 디코더(22b)에서 지연이 생기기 때문에, 채널 B의 리프레시 제어 회로(18b)의 출력 신호(prefbz)는 커맨드 디코더(22b)의 출력 신호(refbz)가 H 레벨로 천이하는 타이밍보다 전의 타이밍에 H 레벨로 천이한다. 리프레시 제어 회로(18b)의 출력 신호(prefbz)가 H 레벨로 됨으로써, 플립플롭(42b)의 입력 단자(IN4)의 전위가 H 레벨로 설정된다.
이어서, 채널 B의 리프레시 커맨드와, 채널 A의 액티브 커맨드, 판독 커맨드, 기록 커맨드, 프리차지 커맨드 중 어느 하나가 중복되어 출력된다. 채널 B의 커맨드 디코더(22b)로부터는, 리프레시 커맨드에 대응하는 신호(refbz)가 H 레벨로 출력된다. 또한, 액티브 커맨드, 판독 커맨드, 기록 커맨드, 프리차지 커맨드 중 어느 하나에 대응하는 신호(actaz, rdaz, wraz, prtaz)가 채널 A의 커맨드 디코더(22a)로부터 H 레벨로 출력된다. 신호(refbx)의 천이 타이밍이 신호(refbz)의 천이 타이밍보다 늦기 때문에, 이 단계에서는 전송 게이트(29b)는 열려 있다. 이 때문에, NOR 게이트(27b)의 L 레벨의 출력이 전송 게이트(29b)를 통해 플립플롭(42b)의 입력 단자(IN3)에 도달한다. 이 때문에, 플립플롭(42b)의 출력 신호(waitB)는 H 레벨로 된다.
플립플롭(42b)의 출력 신호(waitB)는 채널 B측의 메모리 코어(CORE2)의 제어 타이밍을 지연하기 위한 지연 신호이다. 지연 신호(waitB)가 채널 B의 제어 회로(24b)에 입력되면, 채널 B의 제어 회로(24b)에 의한 메모리 코어(CORE2)의 제어가 후술하는 바와 같이 지연된다.
지연 신호(waitB)가 H 레벨로 출력된 후에는, 신호(refbx)가 L 레벨로 천이하여, 전송 게이트(29b)가 닫힌다. 신호(refbx)가 L 레벨로 되면, PMOS 트랜지스터(36b)가 온 상태로 되기 때문에, 전송 게이트(29b)의 출력은 H 레벨로 되어, 플립플롭(42b)의 입력 단자(IN3, IN4)는 모두 H 레벨이 된다. 플립플롭(42b)의 입력 단자(IN3, IN4)가 모두 H 레벨이기 때문에, 플립플롭의 출력은 유지되며, H 레벨의 상태로 유지된다.
이 후, 채널 B의 리프레시가 완료되면, 신호(prefbz)가 L 레벨로 된다. 플립플롭(42b)의 입력 단자(IN3)의 전위가 H 레벨이고, 플립플롭(42b)의 입력 단자(IN4)의 전위가 L 레벨이기 때문에, 지연 신호(waitB)는 L 레벨로 된다. 즉, 지연 신호(waitB)가 리셋된 상태가 된다.
이어서, 채널 A의 리프레시 커맨드와, 채널 B의 리프레시 커맨드가 겹친 경우에 있어서의 조정 회로(26)의 동작에 관해서 설명한다.
전술한 바와 같이, 커맨드 디코더(22a, 22b)와 조정 회로(26)는 클록 동기되지만, 리프레시 제어 회로(18a, 18b)는 커맨드 디코더(22a, 22b)나 조정 회로(26)와 클록 동기되지 않는다. 커맨드 디코더(22a)에서 지연이 생기기 때문에, 채널 A의 리프레시 제어 회로(18a)의 출력 신호(prefaz)는 커맨드 디코더(22a)로부터의 출력 신호(refaz)가 H 레벨로 천이하는 타이밍보다 전의 타이밍에 H 레벨로 천이한다. 리프레시 제어 회로(22a)의 출력 신호(prefaz)가 H 레벨로 됨으로써, 플립플롭(42a)의 입력 단자(IN2)의 전위가 H 레벨로 설정된다.
또한, 커맨드 디코더(22b)에서 지연이 생기기 때문에, 채널 B의 리프레시 제어 회로(18b)의 출력 신호(prefbz)는 커맨드 디코더(22b)로부터의 출력 신호(refbz)가 H 레벨로 천이하는 타이밍보다 전의 타이밍에 H 레벨로 천이한다. 리프레시 제어 회로(18b)의 출력 신호(prefbz)가 H 레벨로 됨으로써, 플립플롭(42b)의 입력 단자(IN4)가 H 레벨로 설정된다.
이어서, 채널 A의 리프레시 커맨드와 채널 B의 리프레시 커맨드가 중복되어 출력된다. 채널 A의 커맨드 디코더(22a)로부터는, 리프레시 커맨드에 대응하는 신호(refaz)가 H 레벨로 출력된다. 또한, 채널 B의 커맨드 디코더(22b)로부터는, 리프레시 커맨드에 대응하는 신호(refbz)가 H 레벨로 출력된다. 신호(refax)의 천이 타이밍이 신호(refaz)의 천이 타이밍보다 늦기 때문에, 이 단계에서는 전송 게이트(29a)는 열려 있다. 이 때문에, NOR 게이트(27a)의 L 레벨의 출력이 전송 게이트(29a)를 통해 플립플롭(42a)의 입력 단자(IN1)에 도달한다. 이 때문에, 플립플롭(42a)의 출력 신호(waitA)는 H 레벨이 된다.
또한, 신호(refbx)의 천이 타이밍이 신호(refbz)의 천이 타이밍보다 늦기 때문에, 이 단계에서는 전송 게이트(29b)는 열려 있다. 이 때문에, NOR 게이트(27b)의 H 레벨의 출력이 전송 게이트(29b)를 통해 플립플롭(42b)의 입력 단자(IN3)에 도달한다. 플립플롭(42b)의 입력이 모두 H 레벨이기 때문에, 플립플롭(42b)의 출력은 유지되며, 출력 신호(waitB)는 L 레벨의 상태로 유지된다.
한편, 전술한 바와 같이, 신호(refaz)의 천이 타이밍에 대한 신호(refax)의 천이 타이밍의 늦어짐, 즉 지연량은 직렬로 접속하는 인버터(35a)[도 7의 (a) 참조]의 수를 적절하게 설정함으로써 조정할 수 있다. 원하는 지연량을 얻을 수 있도록 직렬로 접속하는 인버터(35a)의 수가 설정되어 있다.
또한, 전술한 바와 같이, 신호(refbz)의 천이 타이밍에 대한 신호(refbx)의 천이 타이밍의 늦어짐, 즉 지연량은 직렬로 접속하는 인버터(35b)[도 7의 (b) 참조]의 수를 적절하게 설정함으로써 조정할 수 있다. 원하는 지연량을 얻을 수 있도록 직렬로 접속하는 인버터(35b)의 수가 설정되어 있다.
지연 신호(waitA)가 채널 A의 제어 회로(24a)에 입력되면, 채널 A의 제어 회로(24a)에 의한 메모리 코어(CORE1)의 제어가 후술하는 바와 같이 지연된다. 이에 따라, 채널 A의 리프레시에 있어서 피크 전류가 생기는 타이밍과, 채널 B의 리프레시에 있어서 피크 전류가 생기는 타이밍이 서로 겹치지 않는다. 따라서, 본 실시형태에 의한 반도체 기억 장치에 이용되는 전원이 소규모인 것으로 족하여, 저비용화, 소형화 등에 기여할 수 있다.
지연 신호(waitA)가 H 레벨로 출력된 후에는 신호(refax)가 L 레벨로 천이하여, 전송 게이트(29a)가 닫힌다. 신호(refax)가 L 레벨로 되면, PMOS 트랜지스터(36a)가 온 상태로 되기 때문에, 전송 게이트(29a)의 출력은 H 레벨로 되어, 플립플롭(42a)의 입력 단자(IN1, IN2)의 전위는 모두 H 레벨이 된다. 플립플롭(42a)의 입력 단자(IN1, IN2)의 전위가 모두 H 레벨이기 때문에, 플립플롭(42a)의 출력은 유지되며, 지연 신호(waitA)는 H 레벨의 상태로 유지된다.
이 후, 채널 A의 리프레시가 완료되면, 신호(prefaz)가 L 레벨로 된다. 플립플롭(42a)의 입력 단자(IN1)의 전위가 H 레벨이고, 플립플롭(42a)의 입력 단자(IN2)의 전위가 L 레벨이기 때문에, 지연 신호(waitA)는 L 레벨로 된다. 즉, 지연 신호(waitA)가 리셋된 상태가 된다.
이어서, 본 실시형태에 의한 반도체 기억 장치의 동작에 관해서 설명한다.
우선, 채널 A의 커맨드와 채널 B의 커맨드가 중복되지 않은 경우에 관해서 설명한다. 여기서는, 채널 A에서 리프레시 커맨드가 생긴 경우에 관해서 설명한다. 도 8은 채널 A에서 리프레시 커맨드(REFRESH)가 생긴 경우의 동작을 도시하는 타임차트이다. 도 8에서, CLK는 클록을 나타내고, CMD(ch-A)는 채널 A의 내부 커맨드(Int.CMDA)를 나타내며, Array(ch-A)는 채널 A의 메모리 셀 어레이(28)의 동작을 나타내고 있다.
채널 A의 커맨드 디코더(22a)로부터 리프레시 커맨드가 출력되기 전의 단계에서, 채널 A의 리프레시 제어 회로(18a)로부터 H 레벨의 신호(prefaz)가 출력된다. 이에 따라, 플립플롭(42a)의 입력 단자(IN2)의 전위는 H 레벨로 된다. 플립플롭(42a)의 입력 단자(IN1)의 전위가 H 레벨이기 때문에, 플립플롭(42a)의 출력 신호(waitA)는 L 레벨로 유지된다.
이 후, 채널 A의 커맨드 디코더(22a)로부터 출력되는 신호(refaz)가 H 레벨로 되고, 인버터(35a)에 의해 반전된 신호(refax)가 L 레벨로 되어, 전송 게이트(29a)가 닫힌다. 신호(refax)가 L 레벨로 되기 때문에, PMOS 트랜지스터(36a)가 온 상태로 되고, 플립플롭(42a)의 입력 단자(IN1)의 전위는 이어서 H 레벨로 된다. 플립플롭(42a)의 입력 단자(IN1, IN2)의 전위가 모두 H 레벨이기 때문에, 지연 신호(waitA)는 L 레벨로 유지된다. 지연 신호(waitA)가 L 레벨이기 때문에, 지연없이, 제어 회로(24a)에 의한 채널 A의 메모리 코어(CORE1)의 제어가 이루어진다. 즉, 리프레시 커맨드가 발생한 후, 정해진 시간(t1)이 경과한 뒤에 워드선(WL)의 활성화가 이루어진다.
한편, 도 8에 있어서의 시간(t2)은 워드선(WL)의 활성화를 개시하고 나서 워드선(WL)의 활성화를 종료시킬 때까지의 시간을 나타내고 있다.
이어서, 리프레시 커맨드와 액티브 커맨드가 중복된 경우의 동작에 관해서 도 9를 이용하여 설명한다. 도 9는 리프레시 커맨드와 액티브 커맨드가 중복된 경우를 도시하는 타임차트이다. 여기서는, 채널 A에서 리프레시 커맨드가 생겨, 채널 B에 액티브 커맨드가 입력된 경우에 관해서 설명한다.
채널 A의 커맨드 디코더(22a)로부터 리프레시 커맨드가 출력되기 전의 단계에서, 채널 A의 리프레시 제어 회로(18a)로부터 H 레벨의 신호(prefaz)가 출력된다. 이에 따라, 플립플롭(42a)의 입력 단자(IN2)는 H 레벨로 된다. 플립플롭(42a)의 입력 단자(IN1)의 전위가 H 레벨이기 때문에, 플립플롭(42a)의 출력 신호(waitA)는 L 레벨로 유지된다.
이어서, 채널 A의 리프레시 커맨드에 대응하는 신호(refaz)와 채널 B의 액티브 커맨드에 대응하는 신호(actbz)가 L 레벨에서 H 레벨로 변화한다. 이 단계에서는, 신호(refax)가 H 레벨이기 때문에, 전송 게이트(29a)는 닫혀 있지 않아, NOR 게이트(27a)의 L 레벨의 출력이 플립플롭(42a)의 입력 단자(IN1)에 도달하고, 플립플롭(42a)의 출력 신호(waitA)가 H 레벨로 된다. 지연 신호(waitA)가 H 레벨로 되면, 채널 A의 제어 회로(24a)는 채널 A의 메모리 코어(CORE1)에 대한 제어의 실행 개시를 정해진 시간(α)만큼 지연시킨다. 즉, 제어 회로(24a)는 리프레시 커맨드가 발생하고 나서, t1+α의 시간이 경과한 후에, 워드선(WL)을 활성화한다. 커맨드의 실행 개시를 지연시키는 시간(α)은 채널 B의 센스 앰프(30)에 의한 신호의 증폭이 완료된 후에, 채널 A의 메모리 셀(MC)에 접속된 워드선(WL)의 선택이 개시되는 시간으로 한다. 여기서는, 예컨대 지연 시간(α)을 10 나노초 정도로 한다. 한편, 지연 신호(waitB)는 L 레벨이기 때문에, 채널 B에서는, 지연없이, 제어 회로(24b)에 의한 채널 B의 메모리 코어(CORE2)의 제어가 행해진다. 채널 A에서 제어 회로(24a)에 의한 메모리 코어(CORE1)의 제어가 시간(α)만큼 지연되기 때문에, 채널 B에서 미소 신호를 취급하는 처리가 행해진 후, 채널 A에서 워드선(WL)의 활성화에 의한 피크 전류가 생긴다. 즉, 채널 B에서 센스 앰프(30)에 의한 신호의 증폭 처리가 완료된 후, 채널 A에서 워드선(WL)의 활성화에 의한 피크 전류가 생긴다. 채널 A의 워드선(WL)의 활성화시에는 큰 피크 전류가 흐르지만, 채널 A의 워드선(WL)의 활성화시에는 채널 B에서 센스 앰프(30)에 의한 신호의 증폭은 완료된 상태이다. 채널 A에서 큰 피크 전류가 흐를 때에, 채널 B에서 미소 신호가 취급되지 않기 때문에, 채널 B에서 노이즈 등에 의한 오동작이 생기는 일은 없어, 특별한 문제는 생기지 않는다.
이어서, 리프레시 커맨드와 판독 커맨드가 중복된 경우의 동작에 관해서 설명한다. 도 10은 리프레시 커맨드와 판독 커맨드가 중복된 경우를 도시하는 타임차트이다. 여기서는, 채널 A에서 리프레시 커맨드가 생기고, 채널 B에 판독 커맨드가 입력된 경우에 관해서 설명한다.
채널 B에 판독 커맨드가 입력되기 전의 단계에서, 채널 B에 액티브 커맨드가 입력되어, 워드선(WL)의 활성화가 이루어진다.
채널 A의 커맨드 디코더(22a)로부터 리프레시 커맨드가 출력되기 전의 단계에서, 채널 A의 리프레시 제어 회로(18a)로부터 H 레벨의 신호(prefaz)가 출력된다. 이에 따라, 플립플롭(42a)의 입력 단자(IN2)는 H 레벨로 된다. 플립플롭(42a)의 입력 단자(IN1)가 H 레벨이기 때문에, 플립플롭(42a)의 출력 신호(waitA)는 L 레벨로 유지된다.
이어서, 채널 A의 커맨드 디코더(22a)로부터 리프레시 커맨드가 출력되고, 채널 B의 커맨드 디코더(22b)로부터 판독 커맨드가 출력된다. 즉, 채널 A의 커맨드 디코더(22a)로부터 출력되는 H 레벨의 신호(refaz)와 채널 B의 커맨드 디코더(22b)로부터 출력되는 H 레벨의 신호(rdbz)가 중복된다. 이 단계에서는, 신호(refax)가 H 레벨이기 때문에, 전송 게이트(29a)는 닫혀 있지 않아, NOR 게이트(27a)의 L 레벨의 출력이 플립플롭(42a)의 입력 단자(IN1)에 도달하고, 플립플롭(42a)의 출력 신호(waitA)가 H 레벨로 된다. 지연 신호(waitA)가 H 레벨로 되면, 채널 A의 제어 회로(24a)는 채널 A의 메모리 코어(CORE1)의 제어의 실행 개시를 정해진 시간(α)만큼 지연시킨다. 즉, 제어 회로(24a)는 리프레시 커맨드가 발생하고 나서, t1+α의 시간이 경과한 후에, 채널 A의 메모리 코어(CORE1)의 워드선(WL)을 활성화한다. 커맨드의 실행 개시를 지연시키는 시간(α)은 센스 앰프(30)에 의해 증폭된 데이터 버스선(DB, /DB)의 신호의 판독이 채널 B에서 완료된 후에, 채널 A의 메모리 코어(CORE1)의 메모리 셀(MC)에 접속된 워드선(WL)의 선택이 개시되는 시간으로 한다. 여기서는, 예컨대 지연 시간(α)을 5 나노초 정도로 한다. 한편, 지연 신호(waitB)는 L 레벨이기 때문에, 채널 B에서는, 지연없이, 제어 회로(24b)에 의한 채널 B의 메모리 코어(CORE2)의 제어가 행해진다.
채널 B의 컬럼 게이트선(CL)의 전위를 H 레벨로 하여 NMOS 트랜지스터(Tr18, Tr19)를 온 상태로 하면, 데이터 버스선(DB, /DB) 사이에 미소 신호가 생긴다. 그리고, 데이터 버스선(DB, /DB) 사이의 미소 신호가 센스 앰프(30)에 의해 증폭되어, 공통 데이터 버스(CDB) 및 입출력 제어부(16a, 16b)를 통해 데이터가 외부로 판독된다. 그리고, 컬럼 게이트선(CL)을 L 레벨로 변화시킴으로써 판독이 완료된다. 채널 A에서 제어 회로(24a)에 의한 메모리 코어(CORE1)의 제어가 시간(α)만큼 지연되기 때문에, 채널 B에서 데이터 버스선(DB, /DB)의 미소한 신호의 판독이 완료된 후에, 채널 A에서 워드선(WL)의 활성화에 의한 피크 전류가 생긴다. 채널 A의 메모리 코어(CORE1)에 있어서의 워드선(WL)의 활성화시에는 큰 피크 전류가 흐르는지만, 데이터 버스선(DB, /DB) 사이의 미소 신호의 센스 앰프(30)에 의한 증폭 처리는 채널 B에서 완료된 상태이다. 채널 A에서 큰 피크 전류가 흐를 때에, 채널 B에서 미소 신호를 취급하는 처리가 행해지지 않기 때문에, 채널 B에서 노이즈 등에 의한 오동작이 생기는 일은 없어, 특별한 문제는 생기지 않는다.
이어서, 리프레시 커맨드와 기록 커맨드가 중복된 경우의 동작에 관해서 설명한다. 도 11은 리프레시 커맨드와 기록 커맨드가 중복된 경우를 도시하는 타임차트이다. 여기서는, 채널 A에서 리프레시 커맨드가 생기고, 채널 B에 기록 커맨드가 입력된 경우에 관해서 설명한다.
채널 B에 기록 커맨드가 입력되기 전의 단계에서, 채널 B에 액티브 커맨드가 입력되어, 워드선(WL)의 활성화가 이루어진다.
채널 A의 커맨드 디코더(22a)로부터 리프레시 커맨드가 출력되기 전의 단계에서, 채널 A의 리프레시 제어 회로(18a)로부터 H 레벨의 신호(prefaz)가 출력된다. 이에 따라, 플립플롭(42a)의 입력 단자(IN2)는 H 레벨이 된다. 플립플롭(42a)의 입력 단자(IN1)가 H 레벨이기 때문에, 플립플롭의 출력은 L 레벨로 유지된다.
이어서, 채널 A의 커맨드 디코더(22a)로부터 리프레시 커맨드가 출력되고, 채널 B의 커맨드 디코더(22b)로부터 기록 커맨드가 출력된다. 즉, 채널 A의 커맨드 디코더(22a)로부터 출력되는 H 레벨의 신호(refaz)와 채널 B의 커맨드 디코더(22b)로부터 출력되는 H 레벨의 신호(wrbz)가 중복된다. 이 단계에서는, 신호(refax)가 H 레벨이기 때문에, 전송 게이트(29a)는 닫혀 있지 않아, NOR 게이트(27a)의 L 레벨의 출력이 플립플롭(42a)의 입력 단자(IN1)에 도달하고, 플립플롭(42a)의 출력 신호(waitA)가 H 레벨로 된다. 지연 신호(waitA)가 H 레벨로 되면, 채널 A의 제어 회로(24a)는 채널 A의 메모리 코어(CORE1)에 대한 제어의 실행 개시를 정해진 시간(α)만큼 지연시킨다. 즉, 제어 회로(24a)는 리프레시 커맨드가 발생하고 나서, t1+α의 시간이 경과한 후에, 채널 A의 워드선(WL)에 대한 활성화를 행한다. 커맨드의 실행 개시를 지연시키는 시간(α)은, 채널 B의 메모리 셀(MC)에 접속된 비트선(BL, /BL)에의 데이터 버스선(DB, /DB)으로부터의 신호의 전달이 완료된 후에, 채널 A의 메모리 셀(MC)에 접속된 워드선(WL)의 선택이 개시되는 시간으로 한다. 여기서는 예컨대 지연 시간(α)을 7 나노초 정도로 한다. 한편, 지연 신호(waitB)는 L 레벨이기 때문에, 채널 B에서는, 지연없이, 제어 회로(24b)에 의한 채널 B의 메모리 코어(CORE2)의 제어가 행해진다.
센스 앰프(30)에 의해 증폭된 기록 신호는 채널 B의 데이터 버스선(DB, /DB) 사이에 설정된다. 그리고, 컬럼 게이트선(CL)의 전위를 L 레벨에서 H 레벨로 변화시켜 NMOS 트랜지스터(Tr18, Tr19)를 온 상태로 하면, 기록 신호가 비트선(BL, /BL) 사이로 전송된다. 인버터(INV1, INV2)에 의해 형성되는 래치 회로가 반전하는 과정에서는, 래치 회로가 반드시 신속하게 반전 동작하지는 않고, 신호가 미소하게 되는 부위가 래치 회로에 생길 수 있다. 이 후, 컬럼 게이트선(CL)의 전위를 H 레벨에서 L 레벨로 변화시킴으로써 컬럼 스위치(CSW)가 닫힌다.
채널 A에서 제어 회로(24a)에 의한 메모리 코어(CORE1)의 제어가 시간(α)만큼 지연되기 때문에, 데이터 버스선(DB, /DB)을 통해 비트선(BL, /BL)에 신호가 전달된 후에, 채널 A에서 워드선(WL)이 활성화된다. 채널 A에서의 워드선(WL)의 활성화시에는 큰 피크 전류가 생기지만, 데이터 버스선(DB, /DB)으로부터 비트선(BL, /BL)으로의 신호 전달은 채널 B에서 이미 완료된 상태이다. 채널 A에서 큰 피크 전류가 생길 때에, 채널 B에서 미소 신호가 취급되지 않기 때문에, 채널 B에서 노이즈 등에 의한 오동작이 생기는 일은 없어, 특별한 문제는 생기지 않는다.
이어서, 리프레시 커맨드와 리프레시 커맨드가 중복된 경우의 동작에 관해서 도 12를 이용하여 설명한다. 도 12는 리프레시 커맨드끼리 중복된 경우를 도시하는 타임차트이다. 여기서는, 채널 A에서 리프레시 커맨드가 생기고, 채널 B에서도 리프레시 커맨드가 생긴 경우에 관해서 설명한다.
채널 A의 커맨드 디코더(22a)로부터 리프레시 커맨드가 출력되기 전의 단계에서, 채널 A의 리프레시 제어 회로(18a)로부터 H 레벨의 신호(prefaz)가 출력된다. 이에 따라, 플립플롭(42a)의 입력 단자(IN2)는 H 레벨로 된다. 플립플롭(42a)의 입력 단자(IN1)의 전위가 H 레벨이기 때문에, 플립플롭(42a)의 출력 신호(waitA)는 L 레벨로 유지된다.
또한, 채널 B의 커맨드 디코더(22b)로부터 리프레시 커맨드가 출력되기 전의 단계에서, 채널 B의 리프레시 제어 회로(18b)로부터 H 레벨의 신호(prefbz)가 출력된다. 이에 따라, 플립플롭(42b)의 입력 단자(IN4)는 H 레벨로 된다. 플립플롭(42b)의 입력 단자(IN3)의 전위가 H 레벨이기 때문에, 플립플롭(42b)의 출력 신호(waitB)는 L 레벨로 유지된다.
이어서, 채널 A의 리프레시 커맨드에 대응하는 신호(refaz)와 채널 B의 리프레시 커맨드에 대응하는 신호(refbz)가 L 레벨에서 H 레벨로 변화한다. 이 단계에서는, 신호(refax)가 H 레벨이기 때문에, 전송 게이트(29a)는 닫혀 있지 않아, NOR 게이트(27a)의 L 레벨의 출력이 플립플롭(42a)의 입력 단자(IN1)에 도달하고, 플립플롭(42a)의 출력 신호(waitA)가 H 레벨로 된다. 지연 신호(waitA)가 H 레벨로 되면, 채널 A의 제어 회로(24a)는 채널 A의 메모리 코어(CORE1)에 대한 제어의 실행 개시를 정해진 시간(α)만큼 지연시킨다. 즉, 채널 A의 제어 회로(24a)는 리프레시 커맨드가 발생하고 나서, t1+α의 시간이 경과한 후에 워드선(WL)을 활성화한다. 커맨드의 실행 개시를 지연시키는 시간(α)은 채널 B의 센스 앰프(30)에 의한 신호의 증폭이 완료된 후에, 채널 A의 메모리 셀(MC)에 접속된 워드선(WL)의 선택이 개시되는 시간으로 한다. 여기서는, 예컨대 시간(α)을 10 나노초 정도로 한다. 한편, 지연 신호(waitB)는 L 레벨이기 때문에, 채널 B에서는, 지연없이, 제어 회로(24b)에 의한 채널 B의 메모리 코어(CORE2)의 제어가 행해진다. 채널 A에서 제어 회로(24a)에 의한 메모리 코어(CORE1)의 제어가 시간(α)만큼 지연되기 때문에, 채널 B에서 미소 신호를 취급하는 처리가 행해진 후, 채널 A에서 워드선(WL)의 활성화에 의한 피크 전류가 생긴다. 즉, 채널 B에서 센스 앰프(30)에 의한 신호 증폭의 처리가 완료된 후, 채널 A에서 워드선(WL)의 활성화에 의한 피크 전류가 생긴다. 채널 A의 워드선(WL)의 활성화시에는 큰 피크 전류가 흐르지만, 채널 A의 워드선(WL)의 활성화시에는, 채널 B에서 센스 앰프(30)에 의한 신호 증폭은 완료된 상태이다. 채널 A에서 큰 피크 전류가 흐를 때에, 채널 B에서 미소 신호가 취급되지 않기 때문에, 채널 B에서 노이즈 등에 의한 오동작이 생기는 일은 없어, 특별한 문제는 생기지 않는다.
[변형 실시형태]
상기 실시형태에 한정되지 않고 여러 가지 변형이 가능하다.
예컨대, 상기 실시형태에서는, 채널 A의 리프레시 커맨드와 채널 B의 리프레시 커맨드가 중복된 경우에, 채널 A의 메모리 코어(CORE1)의 제어를 지연시키는 경우를 예로 설명했지만, 이것에 한정되는 것은 아니다. 예컨대, 채널 B의 메모리 코어(CORE2)의 제어를 지연시키도록 하여도 좋다.
또한, 상기 실시형태에서는, 채널 A와 채널 B의 2개의 채널을 예로 설명했지만, 채널의 수는 2개에 한정되는 것이 아니다. 복수의 채널을 설치하는 모든 경우에 적용 가능하다.
10a, 10b: 행 디코더 12a, 12b: 열 디코더
14a, 14b: 앰프 15a, 15b: 입출력 포트
16a, 16b: 데이터 입출력부 18a, 18b: 리프레시 제어 회로
20a, 20b: 어드레스 디코더 22a, 22b: 커맨드 디코더
24a, 24b: 제어 회로 26: 조정 회로
27a, 27b: NOR 게이트 28: 메모리 셀 어레이
29a, 29b: 전송 게이트 30: 센스 앰프
31a, 31b: NMOS 트랜지스터 32: 전극 패드
33a, 33b: PMOS 트랜지스터 35a, 35b: 인버터
36a, 36b: PMOS 트랜지스터 38a, 38b: NAND 게이트
40a, 40b: NAND 게이트 42a, 42b: 플립플롭
ARRAY: 메모리 셀 어레이 BL, /BL: 비트선
BRS: 프리차지 제어 신호선 BT0, BT1: 접속 스위치
CDB: 공통 데이터 버스 CL: 컬럼 게이트선
CORE1, CORE2: 메모리 코어 CSW: 컬럼 스위치
DB, /DB: 데이터 버스선 INV1, INV2: 인버터
LDB: 로컬 데이터 버스선 LE: 래치 인에이블 신호선
MB1, MB2: 메모리 블록 MC: 메모리 셀
NSA: 센스 앰프 활성화 신호선 PRE1, PRE2: 프리차지 회로
PSA: 센스 앰프 활성화 신호선 SA: 센스 앰프
Tr1~Tr12, Tr14, Tr16~Tr19: NMOS 트랜지스터
Tr13, Tr15: PMOS 트랜지스터 VCP: 셀 플레이트 전압선
VPR: 프리차지 전압선 waitA, waitB: 지연 신호
WL: 워드선

Claims (8)

  1. 복수의 입출력 포트와,
    상기 복수의 입출력 포트에 대응하여 각각 설치된 복수의 메모리 블록으로서, 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 갖는 메모리 코어와, 제1 커맨드를 생성하는 제1 커맨드 생성 회로와, 상기 제1 커맨드에 기초하여, 또는 상기 입출력 포트를 통해 입력되는 제2 커맨드에 기초하여, 상기 메모리 코어를 제어하는 제어 회로를 각각 갖는 복수의 메모리 블록과,
    상기 복수의 메모리 블록 중 하나의 메모리 블록의 상기 제1 커맨드 생성 회로에 의해 생성된 상기 제1 커맨드와, 상기 복수의 메모리 블록 중 다른 메모리 블록의 상기 입출력 포트를 통해 입력된 상기 제2 커맨드가 중복되었을 때에, 상기 제1 커맨드의 실행 개시를 지연시키는 지연 신호를, 상기 하나의 메모리 블록의 상기 제어 회로에 출력하는 조정 회로
    를 갖는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 복수의 메모리 블록의 각각은, 상기 제1 커맨드에 기초하여, 또는 상기 입출력 포트를 통해 입력되는 상기 제2 커맨드에 기초하여, 제3 커맨드를 출력하는 커맨드 디코더를 더 가지며,
    상기 제어 회로는 상기 제3 커맨드에 기초하여 상기 메모리 코어를 제어하고,
    상기 조정 회로는, 상기 하나의 메모리 블록의 상기 커맨드 디코더로부터 출력된, 상기 제1 커맨드에 기초한 상기 제3 커맨드와, 상기 다른 메모리 블록의 상기 커맨드 디코더로부터 출력된, 상기 제2 커맨드에 기초한 상기 제3 커맨드가 중복되었을 때에, 상기 제1 커맨드에 기초한 상기 제3 커맨드의 실행 개시를 지연시키는 지연 신호를, 상기 하나의 메모리 블록의 상기 제어 회로에 출력하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 조정 회로는, 상기 하나의 메모리 블록의 상기 커맨드 디코더로부터 출력된, 상기 제1 커맨드에 기초한 상기 제3 커맨드와, 상기 다른 메모리 블록의 상기 커맨드 디코더로부터 출력된, 상기 제1 커맨드에 기초한 상기 제3 커맨드가 중복되었을 때에, 상기 제1 커맨드에 기초한 상기 제3 커맨드의 실행 개시를 지연시키는 지연 신호를, 상기 하나의 메모리 블록의 상기 제어 회로 또는 상기 다른 메모리 블록의 상기 제어 회로에 출력하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항 또는 제3항에 있어서, 상기 메모리 셀은 다이내믹형 메모리 셀이고,
    상기 제1 커맨드는 리프레시 커맨드인 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 메모리 코어는 상기 메모리 셀에 기억된 데이터에 따른 신호를 증폭하는 센스 앰프를 더 가지며,
    상기 제2 커맨드는 액티브 커맨드이고,
    상기 조정 회로는, 상기 하나의 메모리 블록의 상기 커맨드 디코더로부터 출력된, 상기 제1 커맨드에 기초한 상기 제3 커맨드와, 상기 다른 메모리 블록의 상기 커맨드 디코더로부터 출력된, 상기 제2 커맨드에 기초한 상기 제3 커맨드가 중복되었을 때에는, 상기 다른 메모리 블록의 상기 센스 앰프에 의한 상기 신호의 증폭이 완료된 후에, 상기 하나의 메모리 블록의 상기 메모리 셀에 접속된 워드선의 선택이 개시되도록 상기 하나의 메모리 블록의 상기 제어 회로에 상기 지연 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 메모리 코어는 상기 메모리 셀에 기억된 데이터에 따른 신호를 증폭하는 센스 앰프를 더 가지며,
    상기 제2 커맨드는 판독 커맨드이고,
    상기 조정 회로는, 상기 하나의 메모리 블록의 상기 커맨드 디코더로부터 출력된, 상기 제1 커맨드에 기초한 상기 제3 커맨드와, 상기 다른 메모리 블록의 상기 커맨드 디코더로부터 출력된, 상기 제2 커맨드에 기초한 상기 제3 커맨드가 중복되었을 때에는, 상기 다른 메모리 블록의 상기 센스 앰프에 의해 증폭된 신호의 데이터 버스선을 통한 판독이 완료된 후에, 상기 하나의 메모리 블록의 상기 메모리 셀에 접속된 워드선의 선택이 개시되도록 상기 하나의 메모리 블록의 상기 제어 회로에 상기 지연 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제4항에 있어서, 상기 메모리 코어는 상기 메모리 셀에 기억된 데이터에 따른 신호를 증폭하는 센스 앰프를 더 가지며,
    상기 제2 커맨드는 기록 커맨드이고,
    상기 조정 회로는, 상기 하나의 메모리 블록의 상기 커맨드 디코더로부터 출력된, 상기 제1 커맨드에 기초한 상기 제3 커맨드와, 상기 다른 메모리 블록의 상기 커맨드 디코더로부터 출력된, 상기 제2 커맨드에 기초한 상기 제3 커맨드가 중복되었을 때에는, 상기 다른 메모리 블록의 상기 메모리 셀에 접속된 비트선에의 데이터선으로부터의 신호의 전달이 완료된 후에, 상기 하나의 메모리 블록의 상기 메모리 셀에 접속된 워드선의 선택이 개시되도록 상기 하나의 메모리 블록의 상기 제어 회로에 상기 지연 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제3항에 있어서, 상기 메모리 코어는 상기 메모리 셀에 기억된 데이터에 따른 신호를 증폭하는 센스 앰프를 더 가지며,
    상기 조정 회로는, 상기 하나의 메모리 블록의 상기 커맨드 디코더로부터 출력된, 상기 제1 커맨드에 기초한 상기 제3 커맨드와, 상기 다른 메모리 블록의 상기 커맨드 디코더로부터 출력된, 상기 제1 커맨드에 기초한 상기 제3 커맨드가 중복되었을 때에는, 상기 하나의 메모리 블록의 상기 센스 앰프에 의한 상기 신호의 증폭이 완료된 후에, 상기 다른 메모리 블록의 상기 메모리 셀에 접속된 워드선의 선택이 개시되도록 상기 다른 메모리 블록의 상기 제어 회로에 상기 지연 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
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