JP2006164323A

JP2006164323A - Ｄｒａｍのリフレッシュ制御回路

Info

Publication number: JP2006164323A
Application number: JP2004350045A
Authority: JP
Inventors: Tsugumoto Kosugiyama; 嗣基小杉山
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2004-12-02
Filing date: 2004-12-02
Publication date: 2006-06-22

Abstract

【課題】ＤＲＡＭが複数存在する場合において、ＤＲＡＭをリフレッシュする際のピーク電流を効果的に抑制するようにＲＥＦタイミングを制御することのできるＤＲＡＭのリフレッシュ回路を提供する。
【解決手段】第１のＤＲＡＭ制御回路（１０ａ）は、第１のＤＲＡＭ（１１ａ）のリフレッシュを行うための第１リフレッシュ制御手段（１６ａ）と、第１のＤＲＡＭのリフレッシュタイミングに対応して第１リフレッシュ要求信号（２０）を第２のＤＲＡＭ制御回路（１０ｂ）に出力する第１のリフレッシュ要求信号送信手段（１６ａ）を有し、第２のＤＲＡＭ制御回路（１０ｂ）は、第１のリフレッシュ要求信号送信手段により送信された第１のリフレッシュ要求信号に基づいて、第２のＤＲＡＭ（１１ｂ）のリフレッシュを行うための第２のリフレッシュ制御手段（１６ｂ）を有するＤＲＡＭのリフレッシュ制御回路である。
【選択図】図１

Description

本発明は、ＤＲＡＭが複数存在する場合において、ＤＲＡＭをリフレッシュする際のピーク電流を効果的に抑制するようにリフレッシュタイミングを制御することのできるＤＲＡＭのリフレッシュ技術に関する。

デジタルカメラなどの電子機器には、データを記憶するための記憶素子として、ＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。ところで、ＤＲＡＭはその構造上、データを保持するために一定周期でリフレッシュ（以下ＲＥＦと略す）動作を行う必要がある。そのＲＥＦ動作時には、電力を多く消費するため、大量のＤＲＡＭを扱う場合にはピーク電流を抑える技術が必要となる。

特許文献１に記載の技術では、ＲＥＦ動作の時間間隔を測定する基準タイマーを設けて、その基準タイマーからタイミングを少しずつずらしたタイマーを更に設けることで、ＲＥＦタイミングが重なることを抑制している。
特開平６−６０６４７号公報

しかしながら、特許文献１に記載の技術では次のような問題が指摘されている。

１）近年電子機器では、処理効率を上げるため分散処理化が進み、ＤＲＡＭの動作を制御するＤＲＡＭコントローラがシステム内に複数存在するようになっている。この構成では、複数のＤＲＡＭコントローラが共通のバスを介してそれぞれ単独でＤＲＡＭを制御する。この結果、ＤＲＡＭバス権の調停次第でＲＥＦタイミングが所定のタイミングから変化する場合がある。

このように、タイマー以外の要因によってＲＥＦタイミングが変化する結果、リフレッシュタイミングが重なってピーク電流が発生することがある。しかしながら、特許文献１に記載した技術では、変化したことを検知することができないため、その具体的解決策を図ることができない。

２）更に、電子機器では、計時の基本信号であるクロック周波数が動的に変更される場合がある。従って、特許文献１の技術では、変更されるそれぞれのクロック周波数に対応した複数のタイマー設定値を備える必要がある。しかしながら、複数の設定値の切替と複数の設定値の選択をタイミング良く実行する制御回路を設ける必要があるため、装置の構成が複雑になるという問題がある。

本発明は、かかる事情に鑑みてなされたものであり、ＤＲＡＭが複数存在する場合において、ＤＲＡＭをリフレッシュする際のピーク電流を効果的に抑制するようにＲＥＦタイミングを制御することのできるＤＲＡＭのリフレッシュ回路を提供することを目的とする。

上記課題を解決するための、本発明に係る請求項１に記載のＤＲＡＭのリフレッシュ制御回路は、第１のＤＲＡＭに対するデータの書き込みや読み出し、及びリフレッシュを行う第１のＤＲＡＭ制御回路と、第２のＤＲＡＭに対するデータの書き込みや読み出し、及びリフレッシュを行う第２のＤＲＡＭ制御回路とを有するＤＲＡＭのリフレッシュ制御回路であって、前記第１のＤＲＡＭ制御回路は、前記第１のＤＲＡＭのリフレッシュを行うための第１リフレッシュ制御手段と、前記第１のＤＲＡＭのリフレッシュタイミングに対応して第１リフレッシュ要求信号を前記第２のＤＲＡＭ制御回路に出力する第１のリフレッシュ要求信号送信手段を有し、前記第２のＤＲＡＭ制御回路は、前記第１のリフレッシュ要求信号送信手段により送信された前記第１のリフレッシュ要求信号に基づいて、前記第２のＤＲＡＭのリフレッシュを行うための第２のリフレッシュ制御手段を有する。

この発明によれば、複数のＤＲＡＭのリフレッシュタイミングを動的に調整して、複数のＤＲＡＭのリフレッシュを同時に行わないようにすることが可能となるので、過大な消費電流が流れるのを防止し、システムの安定な動作を確保することができる。

また、本発明に係る請求項２に記載のＤＲＡＭのリフレッシュ制御回路は、上記記載の発明であるＤＲＡＭのリフレッシュ制御回路において、前記第１のリフレッシュ要求信号は、前記第１のＤＲＡＭのリフレッシュタイミングに対応してトグルで変化するものであり、前記第２のリフレッシュ制御手段は前記第１のリフレッシュ要求信号のレベル変化のタイミングに対応して前記第２のＤＲＡＭのリフレッシュを行う。

この発明によれば、簡単な回路構成で、非同期システムに対応できる。すなわち、周波数の違いに関係なくラッチできる構成なので、複数のＤＲＡＭ制御回路を連携動作させる場合でも、その接続順序に制限されることなく、また一方の動作周波数を動的に変更しても他方に及ぼす影響もない。

また、本発明に係る請求項３に記載のＤＲＡＭのリフレッシュ制御回路は、上記記載の発明であるＤＲＡＭのリフレッシュ制御回路において、前記第１のＤＲＡＭ制御回路は、さらに複数種類のデータを調停するバス調停手段を有し、前記バス調停手段による調停に従って、前記第１のＤＲＡＭに対して書き込みや読み込みの制御を行った後に、前記第１のリフレッシュ制御手段により前記第１のＤＲＡＭのリフレッシュを行う。

この発明によれば、バースト転送などを使用しＤＲＡＭ高速アクセス性能を損なうことなく適切なリフレッシュ動作を行うことができる。その際にもシステムとしてリフレッシュ動作が重なることがない。

また、本発明に係る請求項４に記載のＤＲＡＭのリフレッシュ制御回路は、上記記載の発明であるＤＲＡＭのリフレッシュ制御回路において、前記第１のＤＲＡＭのアクセス速度と前記第２のＤＲＡＭのアクセス速度とは異なる。

この発明によれば、非同期のシステムでもリフレッシュ動作をずらすことができる。

また、本発明に係る請求項５に記載のＤＲＡＭのリフレッシュ制御回路は、上記記載の発明であるＤＲＡＭのリフレッシュ制御回路において、前記第２のＤＲＡＭ制御回路は、さらに一定周期で前記第２のＤＲＡＭのリフレッシュを行うための第２のリフレッシュ要求信号を生成する計時手段と、前記第１のリフレッシュ要求信号又は前記第２のリフレッシュ要求信号を選択する選択手段とを有し、前記第２のＤＲＡＭ制御回路が前記第１のＤＲＡＭ制御回路から前記第１のリフレッシュ要求信号を受信したときは、前記選択回路は強制的に前記第１のリフレッシュ要求信号を選択して、この前記第１のリフレッシュ要求信号に基づいて前記第２のＤＲＡＭのリフレッシュを行う。

この発明によれば、電源投入の時間差によっては、最初は自己の計時手段（タイマー）でリフレッシュ制御を行う必要がある。しかし、システムすべての電源が投入された後は、タイマーの計時を止め、複数のＤＲＡＭのリフレッシュを同時に行わないようにすることが可能となるので、過大な消費電流が流れるのを防止し、システムの安定な動作を確保することができる。

本発明によれば、ＤＲＡＭが複数存在する場合において、ＤＲＡＭをリフレッシュする際のピーク電流を効果的に抑制するようにＲＥＦタイミングを制御することができる。

［第１の実施の形態］
図１は、本発明の第１の実施の形態のＤＲＡＭのリフレッシュ回路を備えたデジタルカメラの構成を示す図である。

図１に示す、デジタルカメラ１は、第１の構成部１ａと第２の構成部１ｂとに分散化されて構成されている。ここで、第１の構成部１ａは、撮像機能、画像処理機能などを備え、第２の構成部１ｂは、露出機能、合焦機能などを備えている。

第１の構成部１ａには、第１のＣＰＵ２ａ、メモリカード部３、撮像部４、画像処理部５、画像表示部６、第１のＤＲＡＭ制御部１０ａ及び第１のＤＲＡＭ１１ａが設けられている。

第１のＣＰＵ２ａは、第１の構成部１ａを統括して制御する。メモリカード部３は、外部記録媒体とデータ授受を行うためのインターフェースである。撮像部４は、被写体の光像を光電変換して画像データを生成する。画像処理部５は、画像データの圧縮伸張など種々の画像処理を施す。画像表示部６は、静止画あるいは動画をデジタルカメラ１の背面モニタに表示する。第１のＤＲＡＭ制御部１０ａは、第１のＤＲＡＭ１１ａに対するデータの授受やＲＥＦ動作を制御する。

第１のＤＲＡＭ制御部１０ａは、第１のバス調停部１５ａ、第１のリフレッシュ制御部１６ａ及び第１の物理アクセス制御部１７ａを備えている。

第１のバス調停部１５ａは、バス権の調停を実施する。第１のリフレッシュ制御部１６ａは、第１のＤＲＡＭ１１ａをリフレッシュする動作を制御する。第１の物理アクセス制御部１７ａは、第１のＤＲＡＭ１１ａとの間の信号の授受動作を制御する。

第２の構成部１ｂには、第２のＣＰＵ２ｂ、ＡＥセンサ制御部７、ＡＦセンサ制御部８及び第２のＤＲＡＭ１１ｂが設けられている。

第２のＣＰＵ２ｂは、第２の構成部１ｂを統括して制御する。ＡＥセンサ制御部７は自動露出動作に用いる被写体輝度の測定動作を制御する。ＡＦセンサ制御部８は自動焦点調節に用いる被写体までの距離測定動作を制御する。第２のＤＲＡＭ制御部１０ｂは、第２のＤＲＡＭ１１ｂに対するデータの授受やＲＥＦ動作を制御する。

第２のＤＲＡＭ制御部１０ｂは、第２のバス調停部１５ｂ、第２のリフレッシュ制御部１６ｂ及び第２の物理アクセス制御部１７ｂを備えている。

第２のバス調停部１５ｂは、バス権の調停を実施する。第２のリフレッシュ制御部１６ｂは、第２のＤＲＡＭ１１ｂをリフレッシュする動作を制御する。第２の物理アクセス制御部１７ｂは、第２のＤＲＡＭ１１ｂとの間の信号の授受動作を制御する。

そして、第１のＤＲＡＭ制御部１０ａの第１のリフレッシュ制御部１６ａからは、第２のＤＲＡＭ制御部１０ｂの第２のリフレッシュ制御部１６ｂに対して、後述するリフレッシュ要求信号２０が出力される。

次に、図１に示す如く構成されたデジタルカメラ１の撮影時における各部の動作について説明する。

撮像部４で撮像された画像は、第１のＤＲＡＭ制御部１０ａを介して第１のＤＲＡＭ１１ａに一時記憶される。一時記憶された画像は、画像処理部５によってＪＰＥＧ等の汎用的な画像に変換されて第１のＤＲＡＭ１１ａに戻される。ＪＰＥＧ画像は、その後メモリカード部３を介して不揮発性のメモリカード（不図示）に記憶される。メモリカード内の画像は、画像表示部６で再生することができる。

更にデジタルカメラ１は、ＡＥ、ＡＦ専用のセンサを搭載している。ＡＥ、ＡＦ時に測定された各センサからの計測データは、第２のＤＲＡＭ１１ｂに一時記憶された後、第２のＣＰＵ２ｂがそのデータを用いて輝度演算、測距演算を行う。

続いて、図１に示す如く構成されたデジタルカメラ１のＲＥＦ動作について説明する。図２は、第１の実施の形態のＲＥＦ動作を示すタイムチャートである。図２では、６種類のタイムチャートに分割してＲＥＦ動作を記載している。

１）第１のＤＲＡＭ１１ａへのアクセス動作
第１のＤＲＡＭ１１ａへのアクセスは、第１のバス調停部１５ａが行うバス調停によって制御され、さまざまなＤＭＡ（Dynamic Memory Access）処理が所定の優先順位をもって実行されている。

第１段目のタイムチャートに示すように、「撮影」は撮像動作に伴うアクセス動作の期間、「画像処理」は画像処理動作に伴うアクセス動作の期間、「ＣＰＵ」は第１のＣＰＵが実行する関連したアクセス動作の期間を示している。そして、これらのアクセス動作は、それぞれ第１のバス調停部１５ａの制御のもとに第１のＤＲＡＭとの間で実行されている。

リフレッシュ制御は、その優先順位の合間をぬって一定間隔で行われるのが一般的な制御方法である。タイムチャートに示す「ＲＥＦ」期間が、リフレッシュ動作のために第１のＤＲＡＭ１１ａとの間でアクセス動作を行う期間であることを示している。

２）第１のリフレッシュ制御部１６ａ→第１の物理アクセス制御部１７ａへのリフレッシュ要求動作
リフレッシュ制御は所定の時間以内に行わないとＤＲＡＭに記憶されているデータが消失してしまうため、確実に所定時間以内に行う必要がある。そこで、第１のＤＲＡＭ１１ａを定期的にリフレッシュすべく、第１のリフレッシュ制御部１６ａは、計時手段としてリフレッシュタイマーを備えている。そこで第２段目のタイムチャートに示すように、このリフレッシュタイマーに基づいて第１のリフレッシュ制御部１６ａは、所定の間隔で第１の物理アクセス制御部１７ａヘリフレッシュ制御を要求する。

ただし、リフレッシュ制御を最優先で実行すると、ＤＲＡＭとの間の平均的なデータ転送能力が低下する。これは、ＤＲＡＭに効率良くアクセスするためのバースト転送機能が、リフレッシュ動作によって分断されてしまうためである。そこで一般的には、所定のバースト転送処理が行われた後に、リフレッシュ制御を行うようにしている。

第２段目のタイムチャートに示すアクセス要求信号（２−１、２−２、２−４）に対して、第１段目のタイムチャートでは「ＲＥＦ」動作が開始されているが、第２段目のタイムチャートに示すアクセス要求信号（２−３、２−５）に対して、第１段目のタイムチャートでは遅れて「ＲＥＦ」動作が開始されているのはこのためである。

３）第１の物理アクセス制御部１７ａ→第１のリフレッシュ制御部１６ａへの応答通知動作
第１の物理アクセス制御部１７ａは、実際にリフレッシュ処理を行ったタイミングを第１のリフレッシュ制御部１６ａに通知する。第１段目のタイムチャートに示す「ＲＥＦ」動作が終了したタイミングで、第３段目のタイムチャートでは第１のリフレッシュ制御部１６ａに対して応答信号が出力されている。

４）第１のリフレッシュ制御部１６ａ→第２のリフレッシュ制御部１６ｂヘのリフレッシュ要求動作
第１のＤＲＡＭ１１ａのリフレッシュが行われたことを知った第１のリフレッシュ制御部１６ａは、第２のＤＲＡＭ１１ｂに対してリフレッシュを指示すべく、リフレッシュ要求信号を生成する。そこで、第１のリフレッシュ制御部１６ａは、第２段目のタイムチャートに示す応答信号に対応してトグルに変化する信号（Ｌｏｗ−Ｈｉｇｈ−Ｌｏｗ−Ｈｉｇｈ…）を生成する。

リフレッシュ要求信号２０をトグルに変化する信号に生成するのは以下の理由による。

本実施例において、第１のＤＲＡＭ１１ａに求められる処理は、画像処理、撮像処理、表示処理等であり、システムを適正に機能させるためには非常に大きい処理能力が必要であると想像できる。一方、第２のＤＲＡＭ１１ｂに求められる処理は、ＡＥ／ＡＦ処理だけであり、第１のＤＲＡＭ１１ａほどの処理能力は要求されない。

そこで低消費電力化のため、第２のＤＲＡＭ１１ｂについては動作周波数を落とすことが考えられる。本実施例においては、第１のＤＲＡＭ１１ａの動作周波数は１００ＭＨｚ、第２のＤＲＡＭ１１ｂの動作周波数は５４ＭＨｚであるとする。

このような状態において、第３段目のタイムチャートに示すようなパルス信号をそのまま第２のＤＲＡＭ制御部１０ｂへ通知してしまうと、動作周波数の遅い第２のＤＲＡＭ制御部１０ｂは、該パルス信号を受信し損ねる可能性が発生する。そこで、第４段目のタイムチャートに示すような、トグルで変化する信号を第２のＤＲＡＭ制御部１０ｂに通知することによって、第２のＤＲＡＭ制御部１０ｂは、その信号の変化を容易に知ることができるようになる。

５）第２のリフレッシュ制御部１６ｂがリフレッシュ要求信号２０の変化を検出する動作
第２のリフレッシュ制御部１６ｂでは、自身の動作周波数で動作する複数のフリップフロップによってリフレッシュ要求信号２０の変化が検知される。具体的には、公知技術である同期化、エッジ検出といった技術を適用して検知することが行われる。この結果、第５段目のタイムチャートに示すように、トグル信号の変化タイミングに比べて数クロック分のディレイ（遅れ）が生じている。

６）第２のＤＲＡＭ１１ｂへのアクセス動作
第２のＤＲＡＭ制御部２ｂは、第５段目のタイムチャートに示すリフレッシュ要求信号２０の変化を検知することによって、第２のＤＲＡＭ１１ｂのリフレッシュ制御を行う。このリフレッシュ動作は、第１段目に示した第１のＤＲＡＭ１１ａへのアクセスと同様のタイムチャートであるため、その詳細の説明は省略する。

以上のように構成した結果、第１のＤＲＡＭ１１ａのリフレッシュタイミングと第２のＤＲＡＭ１１ｂのリフレッシュタイミングを重ならないように制御することができ、ピーク電流を効果的に抑制することができる。また、第２のＤＲＡＭ制御部１０ｂは、第１のＤＲＡＭ制御部１０ａのリフレッシュ要求信号に基づいて動作するため、複雑なタイミング制御回路を設ける必要がない。

〔第２の実施の形態〕
図３は、本発明の第２の実施の形態のＤＲＡＭのリフレッシュ回路を備えたデジタルカメラ１の構成を示す図である。

第２の実施の形態では、第３のＤＲＡＭ制御部１０ｃと第３のＤＲＡＭ１１ｃを新たに設け、画像表示部６を第１の構成部１ａから分離して独立させた点が第１の実施の形態とは異なっている。従って、第１の実施の形態と同一の部位には同一の符号を付してその詳細の説明は省略する。

第２の実施の形態では、表示すべき画像データは、画像転送部９を介して第１の構成部１ａから転送されてくる。このように構成することで、とりわけ静止画再生時のように表示更新頻度の少ない状況下において、システム負荷を分散させることが可能となっている。

また、各ＤＲＡＭ制御部（１０ａ、１０ｂ、１０ｃ）を数珠つなぎに接続することで、複数のＤＲＡＭリフレッシュタイミングをずらすことができる。これらのＤＲＡＭ制御部（１０ａ、１０ｂ、１０ｃ）は、実質的に同一仕様の回路である。従って、第２の実施の形態で用いたＤＲＡＭ制御部は、設計流用性が高く、よって低コストでシステム拡張が可能となる。

〔第３の実施の形態〕
第３の実施の形態では、リフレッシュ制御部（１６ａ、１６ｂ、１６ｃ）の構成が第２の実施の形態と異なっている。従って、第２の実施の形態と同一の部位には同一の符号を付してその詳細の説明は省略する。

第２の実施の形態で触れたように、実際には、ＤＲＡＭ制御回路はシステムＬＳＩに組み込んで適用されることが多く、その場合、設計共通化（ＩＰ化）により、同一のＤＲＡＭ制御回路がシステム内に複数存在することもあり得る。

この場合、第２のＤＲＡＭ制御回路１６ｂにあるリフレッシュカウンタ（リフレッシュ要求信号を生成する計時手段）は、第１のＤＲＡＭ制御回路１６ａが正常に動作するに伴い不要のものとなってしまう。低消費電力化のためには、不要なカウンタは動作していない方が望ましい。第３の実施の形態は、このような問題の解決を図るものである。

図４は、第３の実施の形態に係る第２のリフレッシュ制御部の構成を示す図である。

第２のリフレッシュ制御部１６ｂは、変化検出部２５、計時手段２６、選択部２７及びトグル信号生成部２８で構成されている。

変化検出部２５は、第１のＤＲＡＭ制御部１０aからのリフレッシュ要求信号２０（トグル信号）の変化を検出する。計時手段２６は、周期的に所定の時間経過を測定する。選択部２７は、変化検出部２５の検出結果出力と、計時手段２６の計時出力のいずれかを択一的に選択して第２の物理アクセス制御部１７ｂに出力する。そして、トグル信号生成部２８は、第２のＤＲＡＭ１１ｂのリフレッシュ処理終了信号からトグル信号を生成し、第３のＤＲＡＭ制御回路１０ｃに対してリフレッシュ要求信号２１を出力する。

第３の実施の形態では、第１のＤＲＡＭ制御部１０ａの正常動作に伴い発せられるリフレッシュ要求信号２０の変化を検出した時点で、第２のＤＲＡＭ制御部１０ｂの選択部２７は、強制的に変化検出部２５から出力される該リフレッシュ要求信号２０を用いてリフレッシュ動作を行うように構成した。

このことにより、第２のリフレッシュ制御部１６ｂ内の計時手段２６を止めても問題無く第２のＤＲＡＭ１１ｂのリフレッシュ制御を行うことができる。よって、余計な電力消費を抑えることが可能となる。

なお、上述の実施の形態で説明した各機能は、ハードウエアを用いて構成しても良く、また、ソフトウエアを用いて各機能を記載したプログラムをコンピュータに読み込ませて実現しても良い。また、各機能は、適宜ソフトウエア、ハードウエアのいずれかを選択して構成するものであっても良い。

更に、各機能は図示しない記録媒体に格納したプログラムをコンピュータに読み込ませることで実現させることもできる。ここで本実施の形態における記録媒体は、プログラムを記録でき、かつコンピュータが読み取り可能な記録媒体であれば、その記録形式は何れの形態であってもよい。

なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

本発明の第１の実施の形態のＤＲＡＭのリフレッシュ回路を備えたデジタルカメラの構成を示す図。第１の実施の形態のＲＥＦ動作を示すタイムチャート。本発明の第２の実施の形態のＤＲＡＭのリフレッシュ回路を備えたデジタルカメラ１の構成を示す図。第３の実施の形態に係る第２のリフレッシュ制御部の構成を示す図。

符号の説明

１…デジタルカメラ、２ａ…第１のＣＰＵ、２ｂ…第２のＣＰＵ、１０ａ…第１のＤＲＡＭ制御部、１０ｂ…第２のＤＲＡＭ制御部、１１ａ…第１のＤＲＡＭ、１１ｂ…第２のＤＲＡＭ、１５ａ…第１のバス調停部、１５ｂ…第２のバス調停部、１６ａ…第１のリフレッシュ制御部、１６ｂ…第２のリフレッシュ制御部、１７ａ…第１の物理アクセス制御部、１７ｂ…第２の物理アクセス制御部、２０…リフレッシュ要求信号、２１…リフレッシュ要求信号、２５…変化検出部、２６…計時手段、２７…選択部、２８…トグル信号生成部。

Claims

第１のＤＲＡＭに対するデータの書き込みや読み出し、及びリフレッシュを行う第１のＤＲＡＭ制御回路と、第２のＤＲＡＭに対するデータの書き込みや読み出し、及びリフレッシュを行う第２のＤＲＡＭ制御回路とを有するＤＲＡＭのリフレッシュ制御回路であって、
前記第１のＤＲＡＭ制御回路は、前記第１のＤＲＡＭのリフレッシュを行うための第１リフレッシュ制御手段と、前記第１のＤＲＡＭのリフレッシュタイミングに対応して第１リフレッシュ要求信号を前記第２のＤＲＡＭ制御回路に出力する第１のリフレッシュ要求信号送信手段を有し、
前記第２のＤＲＡＭ制御回路は、前記第１のリフレッシュ要求信号送信手段により送信された前記第１のリフレッシュ要求信号に基づいて、前記第２のＤＲＡＭのリフレッシュを行うための第２のリフレッシュ制御手段を有すること、
を特徴とするＤＲＡＭのリフレッシュ制御回路。
前記第１のリフレッシュ要求信号は、前記第１のＤＲＡＭのリフレッシュタイミングに対応してトグルで変化するものであり、
前記第２のリフレッシュ制御手段は前記第１のリフレッシュ要求信号のレベル変化のタイミングに対応して前記第２のＤＲＡＭのリフレッシュを行うこと
を特徴とする請求項１に記載のＤＲＡＭのリフレッシュ制御回路。
前記第１のＤＲＡＭ制御回路は、さらに複数種類のデータを調停するバス調停手段を有し、前記バス調停手段による調停に従って、前記第１のＤＲＡＭに対して書き込みや読み込みの制御を行った後に、前記第１のリフレッシュ制御手段により前記第１のＤＲＡＭのリフレッシュを行うことを特徴とする請求項１に記載のＤＲＡＭのリフレッシュ制御回路。
前記第１のＤＲＡＭのアクセス速度と前記第２のＤＲＡＭのアクセス速度とは異なることを特徴とする請求項１に記載のＤＲＡＭのリフレッシュ制御回路。
前記第２のＤＲＡＭ制御回路は、
さらに一定周期で前記第２のＤＲＡＭのリフレッシュを行うための第２のリフレッシュ要求信号を生成する計時手段と、
前記第１のリフレッシュ要求信号又は前記第２のリフレッシュ要求信号を選択する選択手段とを有し、
前記第２のＤＲＡＭ制御回路が前記第１のＤＲＡＭ制御回路から前記第１のリフレッシュ要求信号を受信したときは、前記選択回路は強制的に前記第１のリフレッシュ要求信号を選択して、この前記第１のリフレッシュ要求信号に基づいて前記第２のＤＲＡＭのリフレッシュを行うこと
を特徴とする請求項１に記載のＤＲＡＭのリフレッシュ制御回路。