JP2020030521A - 画像処理装置 - Google Patents

Abstract

【課題】 メモリ帯域を阻害することなくキャリブレーションを実行する。【解決手段】 キャリブレーション処理において、画像処理手段からの画像データをメモリに書き込む際に画像データの一部のデータを保持し、保持されたデータと同じデータが記憶されたメモリのアドレスから読み出したデータを、それぞれ異なる遅延量により遅延させたストローブ信号に応じてラッチしたそれぞれのデータと、保持されたデータとの比較結果に基づいて遅延量を決定する。【選択図】 図４

Description

本発明は画像処理装置に関する。

従来、デジタルカメラなどの画像処理装置では、画像処理用のＬＳＩにより撮影した画像を処理する構成が一般的である。近年では、画像処理用のＬＳＩの性能が飛躍的に向上している。ＬＳＩは半導体集積回路チップとして構成され、集積回路チップの外部に設けられたＤＲＡＭ等のメモリを用いて処理を行う。ＬＳＩの性能向上に伴い処理するデータ量も増加し、ＬＳＩが使用するＤＲＡＭも高速化してきている。

また、モバイル機器向けに高速で且つ省電力なＤＲＡＭも市場に出ている。ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）４では、最大で４２６７Ｍｂｐｓもの広帯域なＤＲＡＭがＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）で定義されている。

高速なＤＲＡＭは、一般的にストローブ信号の立ち上がりと立ち下がりに同期してデータ信号をラッチしデータ送受信を行う。そして、システム全体の温度変化や電圧変化に伴い、ストローブ信号とデータ信号の間にタイミングのずれが生じる。

また、温度変化や電圧変化によるタイミングのずれは通常のメモリアクセス中に発生する。そのため、ＬＰＤＤＲ４−ＤＲＡＭなどでは、定期的にメモリアクセスを中断し、ストローブ信号とデータ信号のタイミング調整を行うキャリブレーションを実行する必要がある。

タイミング調整のためのキャリブレーション中は、メモリへの書き込みや読み出しなどが行えないため、メモリ帯域を阻害する。このような問題に対して、通常のメモリアクセス中にストローブ信号とデータ信号のタイミング調整を行うメモリインターフェースが提案されている。

例えば、特許文献１では、メモリへのライトデータを一時的に保持しておいて、該当データをリードする際にキャリブレーションを行う技術が公開されている。

特開２０１２−９８９９６

しかしながら、特許文献１では、どのようなデータをキャリブレーションに用いるか言及されていない。そのため、ＣＰＵの様にメモリへのアクセスが不定期なマスタからのデータを利用した定期的なキャリブレーションが行えない。

また、メモリ帯域が逼迫している時ほど、システム全体の温度も上昇する。そのため、よりキャリブレーション周期を短くしながら、タイミング調整を行う必要がある。逆に、メモリ帯域が逼迫していない時は、キャリブレーション周期も長くなり、タイミング調整によるメモリ帯域の阻害もシステム動作に影響しなくなる。

つまり、システム動作に基づいて、キャリブレーション周期を管理できるメモリへのアクセスデータを使用し、適応的にキャリブレーション方法を変える必要がある。

本発明は、このような問題を解決し、大量の画像データを処理する場合にも、メモリ帯域を阻害せずにキャリブレーションを行うことが可能な装置を提案することを目的とする。

メモリと、画像データを処理して、前記メモリに書き込む書き込みデータとして出力する画像処理手段と、前記画像処理手段により処理された画像データを前記メモリから読みだして記録媒体に記録する記録手段と、前記メモリに対するデータの書き込みと読み出しとを行うメモリ制御手段であって、前記メモリからのストローブ信号を遅延させる遅延手段と、前記遅延手段により遅延された前記ストローブ信号に応じて、前記メモリから読み出したデータをラッチするラッチ手段とを有し、前記遅延手段による前記ストローブ信号の遅延量を調整するキャリブレーション処理を行うメモリ制御手段とを備え、前記メモリ制御手段は、前記キャリブレーション処理において、前記画像処理手段からの画像データを前記メモリに書き込む際に前記画像データの一部のデータを保持し、前記保持されたデータと同じデータが記憶された前記メモリのアドレスから読み出したデータを、前記遅延手段がそれぞれ異なる遅延量により遅延させた前記ストローブ信号に応じて前記ラッチ手段がラッチしたそれぞれのデータと、前記保持されたデータとの比較結果に基づいて前記遅延量を決定し、前記画像データの記録中に前記キャリブレーション処理を行う。

本発明によれば、大量の画像データを処理する場合にも、メモリ帯域を阻害せずにキャリブレーションを行うことが可能となる。

撮像装置のブロック図である。 メモリＩＦ部の構成を示すブロック図である。 キャリブレーション時の信号波形を示す図である。 キャリブレーション制御部の処理を示すフローチャートである。 画像データ内のパターンデータ位置を示す図である。 キャリブレーション結果の例を示す図である。 実施形態における各動作モードの画像処理のタイミングチャートである。 ＣＰＵの処理を示すフローチャートである。

以下に、本発明を実施するための形態について、添付の図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、本発明の実施手段としての一例であり、本発明が適用される装置の構成や各種条件によって適宜修正または変更されても良い。

第１の実施形態では、メモリ帯域を阻害しない、画像データを用いたキャリブレーション処理について説明する。第２の実施形態では、動作モードによって、キャリブレーション処理を切り替える構成について説明する。

（第１の実施形態）
図１は本発明の画像処理装置が適用される撮像装置１００の構成を示すブロック図である。撮像部１０１は、例えばＣＭＯＳやＣＣＤといった撮像用のイメージセンサーを有する。撮像部１０１は、不図示のレンズや鏡筒といった光学系を通過した被写体光をＣＭＯＳ等の撮像素子により電気信号に変換し、撮像データを取得する。画像処理部１０２は、撮像部１０１より出力される撮像データを画像処理し、画像データに変換する。

ここで、画像処理部１０２における画像処理とは、例えば、以下の処理を指す。先ず、入力された撮像データに対し、センサー補正、露出補正、ホワイトバランス補正といった補正処理を行う。その後、撮像データをラスター形式のＹＵＶ画像に変換するため同時化処理を行う。同時化処理の後、輝度情報の圧縮によりガンマ補正処理を行い、マトリックス変換によってＩＴＵで規定されている色空間に画像情報を圧縮する事で、画像データを生成する。

次に図１において、画像処理部１０２で生成された画像データは、メモリバス部１０３を介してメモリ制御部１０４に送られる。メモリ制御部１０４は、例えばＤＦＩ（ＤＤＲ ＰＨＹ Ｉｎｔｅｒｆａｃｅ）プロトコルに則り、メモリＩＦ部１０５に対し、メモリ部１０６へのデータ書き込みやデータ読み出しのメモリアクセス命令を発行する制御を行う。メモリＩＦ部１０５は物理的なアナログ回路からなり、メモリ部１０５とのデータの送受信を行う。また、メモリＩＦ部１０５は、メモリ部１０６からのデータ取り込みタイミングを調整するためのキャリブレーション処理も行う。

メモリ部１０６は、ＬＰＤＤＲ−ＤＲＡＭなどの揮発性メモリからなり、撮像装置１００内の画像データや、撮像装置１００内の回路モジュールが動作するためのプログラムを記録する。メモリ部１０６に記録された画像データは、メモリバス部１０３を介して、画像圧縮部１０９が読み出す。

画像圧縮部１０９では、静止画ならＪＰＥＧ、動画ならＨ．２６４やＨ．２６５などの規格に準じた画像圧縮処理が行われる。画像圧縮部１０９によって圧縮された画像データは、メモリバス部１０３を介して、圧縮画像データとしてメモリ部１０６に記録される。記録制御部１１０は、メモリバス部１０３を介してメモリ部１０６から圧縮画像データを読み出し、メモリカードなどの記録媒体１１１に記録する。

また、表示制御部１０７は、メモリバス部１０３を介してメモリ部１０６から画像データを読み出す。表示制御部１０７は、外部表示デバイスへのドライバ回路で構成されており、表示するための画像データを、液晶パネルや液晶モニタからなる表示部１０８に送信し、表示する。

ここで、動画記録モードでは、フレーム毎に、画像処理部１０２で生成された画像データはメモリ部１０６に書き込まれ、その後、同じ画像データが、画像圧縮部１０９及び表示制御部１０７によって読み出される。つまり、画像データは、フレーム単位で、メモリ部１０６に書き込みが１回、読み出しが２回行われる事になる。

図１において、ＣＰＵ１１２は、ＣＰＵバス部１１３を介して、画像処理部１０２、メモリ制御部１０４、画像圧縮部１０９、表示制御部１０７、記録制御部１１０と繋がっている。これにより、ＣＰＵ１１２は、各部の制御パラメータを設定する事が可能で、撮像装置１００の全体の動作制御を行う。

次に、図２を用いて本実施形態における画像データを用いたキャリブレーション処理について説明する。図２は、メモリＩＦ部１０５における、キャリブレーションに関わる内部構成を示した図である。

図２において、ＣＡバッファ部２００は、メモリ制御部１０４からＤＦＩプロトコルに則ったコマンド、及びアドレス情報をＪＥＤＥＣで定義された信号として、メモリ部１０６に送信する。メモリ部１０６は、このコマンド情報を基にデータの書き込みや読み出しを行う。

ＤＱバッファ部２０１は、メモリ制御部１０４から送られてくるライトデータ（書き込みデータ）を、ＤＱ送信バッファ２０３を介してメモリ部１０６に送信する。またメモリ部１０６からデータを読み出す際は、ＤＱ受信バッファ２０４によって、メモリ部１０６からのリードデータ（読み出しデータ）を受信する。

ＤＱＳバッファ部２０２は、メモリ部１０６へのデータ書き込み時に、メモリ制御部１０４から送られてくるストローブ信号を、ＤＱＳ送信バッファ２０５を介して、メモリ部１０６へ送る。逆に、メモリ部１０６へのデータ読み出し時は、メモリ部１０６から送られてくるストローブ信号をＤＱＳ受信バッファ２０６によって受信する。

ここで、データ書き込み時のメモリ制御部１０４から送られてくるストローブ信号は、ＷＤＬＬ部２０７によって、位相が９０度遅らされた後、メモリ部１０６に送信される。データ読み出し時は、メモリ部１０６から送られてくるストローブ信号は、ＤＱＳ受信バッファ２０６を介した後、ＲＤＬＬ部２０８によって、タイミング調整される。

タイミング調整されたストローブ信号は、リードデータラッチ部２１６に対してタイミング信号として送信される。リードデータラッチ部２１６は、ＲＤＬＬ部２０８からのストローブ信号に応じたタイミングでリードデータをラッチする。

ＷＤＬＬ部２０７、及びＲＤＬＬ部２０８は、遅延ロックループ（ＤＬＬ）で構成されており、遅延量を調整することによりストローブ信号の位相を制御することが可能である。ＷＤＬＬ部２０７、及びＲＤＬＬ部２０８において、遅延量となるパラメータ値は、遅延値調整部２０９より制御信号として設定される。

リードデータラッチ部２１６は、メモリ部１０６からのリードデータを、ＤＱ受信バッファ２０４を介して受信する。そして、ＲＤＬＬ部２０８によってタイミング調整されたストローブ信号によりラッチする。

ここで、図３を用いて、メモリ部１０６よりデータを読み出す際の、ＲＤＬＬ部２０８におけるＤＱＳのタイミング調整について説明する。図３（ａ）は、タイミング調整前のリードデータラッチ部２１６におけるＤＱとＤＱＳの信号波形である。図３（ａ）において、ＤＱＳにおける立ち上がりエッジとして、ＤＱが取り込まれる時間Ｔ０では、ＤＱのセットアップ時間Ｔｓは確保されているが、ホールド時間Ｔｈは短くなっている。

この様に、初期化時にＴｓとＴｈが同じ値になるようキャリブレーションしていても、温度変化や電圧変化によって、ＤＱＳとＤＱの関係にずれが生じる。よって、図３（ｂ）に示すように、ＲＤＬＬ部２０８によって、ＤＱＳを位相遅延ＤＬ分遅らせる事で、Ｔ’ｓとＴ’ｈが同じになり、ＤＱを正確に取り込むことが可能となる。この位相遅延ＤＬを補正値として定める事がキャリブレーションの目的である。

図２において、リードデータラッチ部２１６でラッチされた値は、リードデータ選択部２１４を介して、リードデータとしてメモリ制御部１０４に送信される。パターンアドレス保持部２１０では、画像データを用いたキャリブレーションを行う際に、画像データ内のパターンデータがメモリ部１０６において、どのアドレスに相当するかを、アドレス情報として保持する。パターンアドレス保持部２１０に保持するアドレス情報は、メモリ制御部１０４より送られる。具体的にはＣＰＵ１１２によって、画像データ内のどのデータをパターンデータとするか決定した後、アドレス情報が設定される。

コマンド・アドレス解析部２１１では、メモリ制御部１０４からのコマンド・アドレス情報を解析し、パターンアドレス保持部２１０に保持されたアドレスと同じメモリ部１０６のアドレスへのメモリアクセス命令が発行されているかを解析する。コマンド・アドレス解析部２１１で解析した結果は、キャリブレーション制御部２１５に送られる。

ここで、図４を用いて、キャリブレーション制御部２１５の処理について、図２の残りの回路モジュールの動作とともに説明する。本実施形態では、画像の記録中にキャリブレーション処理が行われる。ここでは、画像処理部１０２で生成された画像データをメモリ部１０６へ書き込むタイミングで、且つ、図２におけるパターンアドレス保持部２１０にアドレス情報が事前に設定されている。

キャリブレーション制御部２１５は、コマンド・アドレス解析部２１１の結果より、パターンデータのメモリ部１０６のアドレスへの書き込みが発生したかを判別する（Ｓ２０１）。対象のアドレスへの書き込みでなければ、Ｓ４０１を繰り返す。対象のアドレスへの書き込みであれば、Ｓ４０２に移動する。

Ｓ４０２では、キャリブレーション制御部２１５は、パターンデータ保持部２１２に対し、メモリ制御部２１０からのライトデータをパターンデータとして保持するように指示する。次に、Ｓ４０３では、キャリブレーション制御部２１５は、コマンド・アドレス解析部２１１の結果より、パターンデータと同じデータが記憶されたメモリ部１０６のアドレスへの読み出しが発生したかを判断する。対象のアドレスへの読み出しでなければ、Ｓ４０３を繰り返す。対象のアドレスへの読み出しであれば、Ｓ４０４に移動する。

Ｓ４０４では、キャリブレーション制御部２１５は、遅延値調整部２０９を介して、ＲＤＬＬ部２０８の遅延量となるパラメータ値を変化させ、出力するストローブ信号の位相調整を行う。この際、キャリブレーション制御部２１５は、リードデータ選択部２１４を制御し、パターンデータ保持部２１２に保持されているパターンデータをリードデータとして、メモリ制御部１０４に送る。

これにより、キャリブレーション用にストローブ信号が遅延される。ストローブ信号の遅延量が適切でない場合、リードデータラッチ部２１６でラッチされたリードデータは期待しない値とはならない。しかし、キャリブレーション処理中、リードデータ選択部２１４は、リードデータラッチ部２１６からのリードデータに代えて、パターンデータ保持部２１２に保持されているパターンデータをリードデータとして送信する。そのため、撮像装置１００内のモジュールへ返す値に影響を及ぼさない事が可能となる。

Ｓ４０５では、キャリブレーション制御部２１５は、データ比較部２１３へ、パターンデータ保持部２１２に保持されているパターンデータと、リードデータラッチ部２１６にラッチされたリードデータを比較するように指示する。キャリブレーション制御部２１５は、データ比較部２１３の結果より、保持されたパターンデータと、リードデータが一致するかを判定する。そして、判定の結果をこのときの遅延量の情報と共に内部のレジスタに記憶する。

Ｓ４０６では、キャリブレーション制御部２１５は、キャリブレーションが完了したかを、予めＣＰＵ１１２から設定されているキャリブレーション実行回数より判断する。キャリブレーションが完了していない場合は、Ｓ４０３以降の処理を繰り返す。キャリブレーションが完了してる場合は、Ｓ４０７において、キャリブレーションの結果、最適な遅延量をＲＤＬＬ部２０８の遅延量として設定し、処理を終了する。ここでは、比較結果が一致したときの対応する遅延量の範囲のうち、中心となる遅延量を適切な遅延量とする。

このように、ＲＤＬＬ部２０８の遅延量を変えながらリードデータをラッチし、ラッチされた値と保持されたパターンデータとを比較する。そして、異なる遅延量を持つストローブ信号によりラッチの値とパターンデータの比較の結果、一致したときの遅延量から適切な遅延量をＲＤＬＬ部２０８の遅延量として設定する。

次に、図５と図６を用いて、画像データからパターンデータを選定する方法について説明する。図５は、画像処理部１０２から出力される１フレーム分の画像データを示している。１フレームの画像データの一部であるパターンデータＰ０からパターンデータＰ７の８つのパターンデータが設定される。パターンデータの位置は、画像データ内の座標位置として、ＣＰＵ１１２によって予め管理されている。ＣＰＵ１１２は、選定されたパターンデータの画像データ内の座標位置をメモリ部１０６のアドレス情報に変換し、パターンアドレスとしてメモリ制御部１０４に予めアドレス情報を通知しておく。

ここで、例えば、ＬＰＤＤＲ４ではデータバス幅が１６ビットで、バースト長が１６固定なので、一回のトランザクションで送受信されるデータサイズは３２バイトとなる。そのため、一つのパターンデータのデータサイズは３２バイトとなる。また、１フレームの画像処理期間内に、キャリブレーションにおける位相遅延を変化させながらタイミング調整を行える回数は、画像データ内のパターンデータ数に、画像データを読み出す回数を掛けた値となる。

前述したように、動画記録の様な記録モードでは、メモリ部１０６に対し、画像圧縮部１０９及び表示制御部１０７で同じ画像データを１回ずつ、計２回読み出す。よって、記録モードでは、画像データの読み出し回数が２回になるため、図５に示したように画像データにおいて８つのパターンデータを選定する事で、１６回、遅延量を変更させてリードデータを受信することが可能となる。

次に、図６は、ＤＱＳの遅延量を異ならせて１６回データを受信した場合のデータ比較部２１３における比較結果を示した図である。ここで遅延値ＤＬ０からＤＬ１５は、固定の遅延量ずつ連続的に変化させた値である。遅延値ＤＬ０からＤＬ１５まで変化させると、図３におけるＤＱＳの周期Ｔｃｙｃｌｅの半周期以上の位相に対応した遅延量となる。

図６の例では、比較結果が一致している遅延値ＤＬ２からＤＬ１０の中心となるＤＬ６が最も、ＤＱＳとＤＱの関係において、セットアップ時間とホールド時間が確保された状態となる。よって、キャリブレーション制御部２１５は、遅延値ＤＬ６を最適な補正量として、ＲＤＬＬ部２０８に設定する。

このように、本実施形態では、各画像処理部による画像処理のためにメモリ部１０６に書き込まれる画像データを用いてキャリブレーションを行う。そのため、キャリブレーションの処理のためにメモリ部１０６に対するメモリアクセスを停止させる必要がない。従って、メモリ帯域を阻害する事無く、温度変化や電圧変化によって定期的に必要となるメモリとのタイミング調整が可能となる。

また、画像データ内で選定するデータパターン数や、フレーム単位でキャリブレーション実行の有無を調整する事で、キャリブレーション周期を任意に制御することが可能となる。

（第２の実施形態）
本実施形態は、第１の実施形態と同様の回路構成をとる。よって、画像データによるキャリブレーションを実行することが可能である。本実施形態では、撮像装置１００の動作モードによって、キャリブレーション方法を切り替える事に特徴を持つため、その点について図７、図８を用いて説明する。

図７（ａ）は、撮像装置１００の動作モードが記録モードで、メモリ部１０６に対し、画像処理部１０２がデータの書き込みを行い、画像圧縮部１０９と表示制御部１０７がデータを読み出すタイミングを示したタイミングチャートである。

図７（ａ）に示したように、記録モードでは、撮像装置１００内の回路モジュールが全て動き、且つ回路モジュールによってはフレーム周期の処理期間がずれて動作する。そのため、メモリ部１０６へのアクセスが常に発生しメモリ帯域が逼迫する状態になる。このような状態では、メモリ帯域は逼迫するが、回路モジュール毎にフレーム単位の周期でメモリ部１０６へアクセスするため、第１の実施形態で説明した画像データによるキャリブレーションが有効になる。

図７（ｂ）は、撮像装置１００の動作モードが記録待機モードである場合の各回路モジュールによるメモリ部１０６へのアクセスタイミングを示したタイミングチャートである。記録待機モードでは、メモリ部１０６に記録する画像サイズも小さくなり、撮像装置１００内の回路モジュールも限定的にしか動作しない。よって、図７（ｂ）に示したように、メモリ帯域に余裕があり、画像データに関するメモリ部１０６へのアクセスが発生しない期間が生じる事になる。

また、このような状態では、メモリ部１０６へのアクセスは、ＣＰＵ１１２の様な不定期アクセスが主になる。定期的にキャリブレーションを制御する観点で、画像データを用いたキャリブレーションは適さなくなる。

そのため、記録待機モードでは、予め値を知っているメモリ部１０６が持つ不図示のレジスタ情報を複数回読み出して、キャリブレーションを行う。メモリ部１０６のレジスタ情報を用いたキャリブレーションは、各回路によるメモリ部１０６へのアクセスを停止する必要がある。記録待機モードでは各モジュールからのアクセス要求が発生しない、ブランキング期間にキャリブレーションの処理を行うことで、撮像装置１００の動作に対する影響を抑えることが可能である。

動作モードによってキャリブレーション方法を切り替えるＣＰＵ１１２の処理について説明する。図８は、動作モードに応じたキャリブレーションの処理を説明するためのフローチャートである。

図８において、Ｓ８０１では、ＣＰＵ１１２は、撮像装置１００の動作モードが記録待機モードか否かを判別する。動作モードは、不図示の操作部をユーザが操作することにより変更可能である。ＣＰＵ１１２はユーザによる操作部の操作に応じて現在の動作モードを判別する。

Ｓ８０１において、ＣＰＵ１１２が、記録待機モードであると判断した場合は、Ｓ８０２に移動する。Ｓ８０２では、ＣＰＵ１１２は、画像処理部１０２で生成した１フレーム分の画像データのメモリ部１０６への書き込みが完了したかを判断する。書き込み完了の通知は、例えば、不図示の画像処理部１０２に内蔵されたライトＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｅｒ）によって、ＣＰＵ１１２に対し割り込み信号として発行される。Ｓ８０２において、ＣＰＵ１１２が、メモリ部１０２への画像データ書き込みが完了していないと判断した場合は、Ｓ８０２を繰り返し実行する。

Ｓ８０２において、ＣＰＵ１１２がメモリ部１０２への画像データ書き込みが完了したと判断した場合は、Ｓ８０３に移動する。Ｓ８０３では、ＣＰＵ１１２は、表示制御部１０７がメモリ部１０２からの画像データ読み出しが完了しているか判断する。読み出し完了の通知は、例えば、不図示の表示制御部１０７に内蔵されたリードＤＭＡＣによって、ＣＰＵ１１２に対し割り込み信号として発行される。

ここで、記録待機モードでは、図７（ｂ）に示した様に、メモリ部１０６に対する画像データの書き込み、及び読み出しを行うのは、画像処理部１０２と表示制御部１０７のみである。Ｓ８０３において、ＣＰＵ１１２が、メモリ部１０２からの画像データ読み出しが完了していないと判断した場合は、Ｓ８０３を繰り返し実行する。Ｓ８０３において、ＣＰＵ１１２が、メモリ部１０２からの画像データ読み出しが完了したと判断した場合は、Ｓ８０４に移動する。

Ｓ８０４では、ＣＰＵ１１２は、メモリ部１０６のレジスタ情報を用いたキャリブレーションを実行する。ここで、１フレーム分の画像データ処理が完了していることは、Ｓ８０２、及びＳ８０３で確認済みである。そのため、Ｓ８０４において、メモリ部１０６へのアクセス状態は、図７（ｂ）のブランキング期間に相当する。ブランキング期間において、メモリ部１０２へのアクセスは、ＣＰＵ１１２のデータ量が少ない不定期アクセスくらいである。そのため、キャリブレーションによって他のモジュールのアクセスが停止されても撮像装置１００の動作に及ぼす影響は問題となるものではない。

Ｓ８０４で、キャリブレーションが実行された後、次にＳ８０５に移動する。Ｓ８０５では、ＣＰＵ１１２は、撮像装置１００の電源がオフになったかを判断する。撮像装置１００の電源オフは、ユーザによる操作部の操作をＣＰＵ１１２が判別することで決定する。Ｓ８０５において、ＣＰＵ１１２が電源オブの指示がされていないと判断した場合は、Ｓ８０１以降の処理を繰り返し実行する。また、電源オフの指示があると処理を終了する。

また、Ｓ８０１において、ＣＰＵ１１２が、記録待機モードでは無い、つまり撮像装置１００は記録モードで動作していると判断した場合はＳ８０６に移動する。Ｓ８０６では、ＣＰＵ１１２は、第１の実施形態で説明した画像データを用いたキャリブレーションを実行する。次に、Ｓ８０７に移動し、ＣＰＵ１１２は記録モードが終了したかを判断する。

Ｓ８０７において、ＣＰＵ１１２が、記録モードが終了していないと判断した場合は、Ｓ８０６に戻り、画像データによるキャリブレーションを実行しながら記録モードが続けられる。Ｓ８０７において、ＣＰＵ１１２が、記録モードが終了していると判断した場合は、Ｓ８０５に移動する。

以上のように、本実施形態では、記録待機モードではメモリのレジスタ情報に基づいてキャリブレーションを行う。また、記録モードでは画像データによるキャリブレーションを行う。

このように、動作モードに応じてキャリブレーション方法を変える。これにより、撮像装置の動作に支障をきたす事無く、温度変化や電圧変化に対し適応的なタイミング調整が可能となり、メモリとのデータアクセスを正確に行う事ができる。

Claims (3)

1. メモリと、
   画像データを処理して、前記メモリに書き込む書き込みデータとして出力する画像処理手段と、
   前記画像処理手段により処理された画像データを前記メモリから読みだして記録媒体に記録する記録手段と、
   前記メモリに対するデータの書き込みと読み出しとを行うメモリ制御手段であって、前記メモリからのストローブ信号を遅延させる遅延手段と、前記遅延手段により遅延された前記ストローブ信号に応じて、前記メモリから読み出したデータをラッチするラッチ手段とを有し、前記ストローブ信号の遅延量を調整するキャリブレーション処理を行うメモリ制御手段とを備え、
   前記メモリ制御手段は、前記キャリブレーション処理において、前記画像処理手段からの画像データを前記メモリに書き込む際に前記画像データの一部のデータを保持し、前記保持されたデータと同じデータが記憶された前記メモリのアドレスから読み出したデータを、前記遅延手段がそれぞれ異なる遅延量により遅延させた前記ストローブ信号に応じて前記ラッチ手段がラッチしたそれぞれのデータと、前記保持されたデータとの比較結果に基づいて前記遅延量を設定し、
   前記画像データの記録中に前記キャリブレーション処理を行うことを特徴とする画像処理装置。
2. 前記メモリ制御手段は、前記画像データの記録中に行われる前記キャリブレーション処理のために前記ラッチ手段から出力されたデータに代えて、前記保持されたデータを前記記録手段に出力することを特徴とする請求項１に記載の画像処理装置。
3. 前記メモリ制御手段は、前記画像データの記録モードにおいては、前記キャリブレーション処理を行い、記録待機モードにおいては、前記メモリに保持されたレジスタ情報を読み出し、前記読み出されたレジスタ情報を用いたキャリブレーション処理を行うことを特徴とする請求項１に記載の画像処理装置。

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