JP2001014854A

JP2001014854A - 半導体記憶装置

Info

Publication number: JP2001014854A
Application number: JP2000046213A
Authority: JP
Inventors: Kuninori Kawabata; 邦範川畑; Masato Matsumiya; 正人松宮; Satoshi Eto; 聡江渡; Akira Kikutake; 陽菊竹
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-04-28
Filing date: 2000-02-23
Publication date: 2001-01-19
Anticipated expiration: 2020-02-23
Also published as: JP4044713B2

Abstract

(57)【要約】【課題】本発明は、コラム選択線と平行に配置された
データバスの結合容量値を低下させ、データバスの高速
化を行うことができる半導体記憶装置を提供することを
目的とする。【解決手段】メモリセルアレイに接続されるデータバ
スと、前記メモリセルアレイのコラムを選択するコラム
選択線が配置された半導体記憶装置において、前記コラ
ム選択線と隣り合う前記データバスの間に、シールド用
配線を配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にデータバスをコラム選択線から電気的にシー
ルドするための配線の配置に関するものである。

【０００２】

【従来の技術】図１は、ＤＲＡＭの１つである従来のシ
ンクロナスＤＲＡＭ（ＳＤＲＡＭ）のブロック図を示し
たものである。ＳＤＲＡＭ１００は、主に、コマンドデ
コーダ１０１、コラムコントロール回路１０２、ローコ
ントロール回路１０３および、メモリセルアレイの複数
のバンク１１８−１〜１１８−Ｎよりなる。バンク１１
８−１から１１８ーＮは各々、ローアドレスバッファ１
０４、ローデコーダ１０５、メモリセルアレイ１０６、
コラムアドレスバッファ１０７、コラムデコーダ１０
８、センスアンプ１０９、リードアンプ１１０とライト
アンプ１１１から成るリードライトアンプ１２０、入出
力コントロール回路１１２より成る。ＳＤＲＡＭ１００
には、クロックＣＬＫ，ローアドレスストローブ信号Ｒ
ＡＳ、コラムアドレスストローブ信号ＣＡＳ、ライトイ
ネーブル信号ＷＥ，チップセレクト信号ＣＳ、クロック
イネーブル信号ＣＫＥ、アドレス信号Ａ０〜Ａ１５が入
力され、前記入力信号に従ってデータＤＱが入出力され
る。ＳＤＲＡＭ１００では、コマンドデコーダ１０１と
入出力コントロール回路１１２は、クロックＣＬＫに同
期して動作する。ローアドレスストローブ信号ＲＡＳ、
コラムアドレスストローブ信号ＣＡＳ、ライトイネーブ
ル信号ＷＥ，チップセレクト信号ＣＳ、クロックイネー
ブル信号ＣＫＥで定義される、コマンドはコマンドデコ
ーダ１０１によりデコードされる。

【０００３】コマンドデコーダ１０１の出力は、コラム
コントロール回路１０２及びローコントロール回路１０
３に供給される。ローコントロール回路１０３は、ロー
アドレスバッファ１０４を制御して、アドレス信号Ａ０
〜Ａ１５をローアドレスバッファ１０４を介して、ロー
デコーダ１０５に送る。ローデコーダ１０５は、アドレ
ス信号Ａ０〜Ａ１５をデコードしてワード線１１３を介
してメモリセル１０６の中のデータを読み書きするセル
を選択する。

【０００４】一方、コラムコントロール回路１０２は、
コラムアドレスバッファ１０７を制御して、アドレス信
号Ａ０〜Ａ１５をコラムアドレスバッファ１０７を介し
て、コラムデコーダ１０８に送る。コラムデコーダ１０
８は、アドレス信号Ａ０〜Ａ１５をデコードしてコラム
選択線１１５を介してセンスアンプ１０６の中のデータ
を読み書きするセンスアンプを選択する。コラムコント
ロール回路１０２は、コマンドデコーダ１０１の出力に
従って、メモリセル１０６からデータを読み出すときに
は、リードアンプ１１０を選択する。選択されたセルの
データは、センスアンプ１０９からリードアンプ１１０
を介して入出力コントロール回路１１２に送られデータ
ＤＱとして出力される。コラムコントロール回路１０２
は、コマンドデコーダ１０１の出力に従って、メモリセ
ル１０６にデータを書き込むときには、ライトアンプ１
１１を選択する。データＤＱは、入出力コントロール回
路１１２から、ライトアンプ１１１に送られ、センスア
ンプ１０９を介して、メモリセル１０６に書き込まれ
る。

【０００５】図２は、２５６ＭビットのＳＤＲＡＭの構
成の概略を示したものである。図２（Ａ）は、２５６Ｍ
ビットのＳＤＲＡＭの全体の概略構成を示したものであ
る。ＳＤＲＡＭ１００は、４個の６４Ｍビットブロック
２０１から成り、６４Ｍビットのブロック２０１は、４
つのバンクＢａｎｋ０からＢａｎｋ３から構成される。
図２（Ｂ）は、６４Ｍビットのブロック２０１の中のＢ
ａｎｋ０の構成を示したものである。Ｂａｎｋ０は、図
1の１１８に対応するもので、縦１６個のブロックと横
８個のセグメントに分割された小ブロック２０２、セン
スアンプＳ／Ａｓ、データバスアンプＡＭＰｓ、メイン
ローデコーダＭＷ／Ｄｓ、サブローデコーダＳＷ／Ｄ
ｓ、コラムデコーダＣ／Ｄｓから構成される。センスア
ンプＳ／Ａｓは図１のセンスアンプ１０９に、データバ
スアンプＡＭＰｓは図１のリードライトアンプ１２０
に、メインローデコーダＭＷ／Ｄｓ及びサブローデコー
ダＳＷ／Ｄｓは図１のローデコーダ１０５に、コラムデ
コーダＣ／Ｄｓは図１のコラムデコーダ１０８に、それ
ぞれ対応するものである。

【０００６】１個の小ブロック２０２は、１２８ｋビッ
トのメモリセルから構成される。１２８ｋビットのメモ
リセルからなる小ブロック２０２は、その周囲に、サブ
ローデコーダＳＷ／ＤｓとセンスアンプＳ／Ａｓが配置
される。コラムデコーダＣ／ＤｓとデータバスアンプＡ
ＭＰｓは各列の上下に配置される。また、メインローデ
コーダＭＷ／Ｄｓは各行毎に配置される。図２（Ｃ）
は、Ｂａｎｋ０の１行の構成を示したものである。各行
には、行と平行にコア用電源配線２０１が配置される。
また、各行に直行する方向に、コラムデコーダＣ／Ｄｓ
から出力されるコラム選択線１１５及び、データバス１
２１が配置される。即ち、コラム選択線１１５とデータ
バス１２１は、Ｂａｎｋ０上を、列方向に平行に配置さ
れている。

【発明が解決しようとする課題】しかしながら、上述し
た従来技術には、次のような問題がある。

【０００７】図３は、従来のコラム選択線ＣＬＡ，ＣＬ
Ｂとデータバス１２１の配置及びメモリセル１０６から
データを読み出す場合の信号を示したものである。図３
（Ａ）のＣＬＡ及びＣＬＢは図２（Ｂ）の２本のコラム
選択線１１５を又, データバス１２１は図２（Ｂ）のコ
ラム選択線と平行に配置されたデータバス１２１を示し
たものである。コラム選択線ＣＬＡと平行に配置された
データバス１２１の間には容量値Ｃｐの結合容量３１０
が、またデータバス１２１とグランド間には容量値Ｃｄ
ｂの容量３１１が存在する。集積度が低いＤＲＡＭにお
いては、コラム選択線ＣＬＡと平行に配置されたデータ
バス１２１の間の距離は広かったので、コラム選択線Ｃ
ＬＡと平行に配置されたデータバス１２１の間の結合容
量３１０の容量値Ｃｐは小さく、従ってコラム選択線Ｃ
ＬＡとデータバス１２１の間相互干渉は小さかった。し
かし、近年ＤＲＡＭは、高集積化を行うために、プロセ
スの微細化が進み、更に, バンド幅の向上の観点からデ
ータバスの多ビット化が進んだために、コラム選択線Ｃ
ＬＡとデータバス１２１の間の距離が短くなった。この
ため、コラム選択線ＣＬＡとデータバス１２１の間の結
合容量３１０の容量値Ｃｐが大きくなり、従って、相互
干渉が大きくなった。特にリード時のデータバスに関し
ては、高速化、低消費電力化の観点から、小振幅動作を
させることが多く、結合容量３１０による電圧振幅の減
少が問題となっている。

【０００８】図３（Ｂ）は、結合容量３１０の容量値Ｃ
ｐが小さく相互干渉が小さい場合のコラム選択線ＣＬＢ
の信号３０１とデータバス１２１の信号３０２および、
データバスアンプＡＭＰｓの活性化信号３０３を示した
ものである。又、図３（Ｃ）は、結合容量３１０の容量
値Ｃｐが大きく相互干渉が大きい場合のコラム選択線Ｃ
ＬＡの信号３０４とデータバス１２１の信号３０２およ
び、データバスアンプＡＭＰｓの活性化信号３０３を示
したものである。図３（Ｂ）では、コラム選択線ＣＬＢ
の信号３０１の立ち上がりと同時に、データバス１２１
の信号３０２は、徐々に単調に変化し、ある値Ｖｄｂだ
け低下した時に、データバスアンプＡＭＰｓの活性化信
号３０３が変化し、データバスアンプＡＭＰｓはデータ
バス１２１のデータをセンスする。

【０００９】一方、図３（Ｃ）においては、コラム選択
線ＣＬＡと平行に配置されたデータバス１２１の結合容
量３１０により、クロストークによる電位変動Ｖｐが発
生する。データバス１２１が、コラム選択線ＣＬＡより
受ける電位変動Ｖｐは、コラム選択線の信号３０４の電
圧振幅をＶｃｌとすると、Ｖｐ＝Ｃｐ×Ｖｃｌ／（Ｃｄ
ｂ＋Ｃｐ）である。従って、データバス１２１の信号３
０２は、コラム選択線ＣＬＡの信号３０４の立ち上がり
時点でいったん電圧Ｖｐだけ大きくなり、そこから、図
３（Ｂ）のデータバス１２１の信号線３０２と同じ傾斜
で変化する。従って、図３（Ｂ）に示したデータバスア
ンプＡＭＰｓの活性化信号３０３はデータバス１２１の
信号３０２が更に、電圧Ｖｐだけ変化して電圧Ｖｄｂに
達するまで活性化を待たなければならない。従って、コ
ラム選択線ＣＬＡの信号３０４の立ち上がり時点を起点
とした、データバスアンプＡＭＰｓの活性化信号３０３
の変化するまでの時点を、図３（Ｂ）の場合と比較し
て、遅しなければならないという結果となる。

【００１０】また、電圧Ｖｐが大きく、データバス１２
１の信号線３０２がある時点までにＶｄｂまで達するこ
とができない場合には、データバスアンプＡＭＰｓが活
性化されても正しいデータを出力することができないた
めに、データバスアンプＡＭＰｓが誤動作をすることと
なる。このような場合には、データバスアンプＡＭＰｓ
を活性化させる時点を更に遅らせなければならない。こ
のように、コラム選択線ＣＬＡと、平行に配置されたデ
ータバス１２１の結合容量３１０によってデータバス１
２１の動作の低速化を招く結果となる。これは、メモリ
セル１０６からデータを読み出す場合及び、メモリセル
１０６にデータを書き込む場合の両方で発生する。

【００１１】本発明の目的は、コラム選択線と平行に配
置されたデータバスの結合容量の容量値を低下させ、デ
ータバスの高速化を行うことができる半導体記憶装置を
提供することである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明は次のように構成される。

【００１３】請求項１は、メモリセルアレイに接続され
るデータバスと、前記メモリセルアレイのコラムを選択
するコラム選択線が配置された半導体記憶装置におい
て、前記コラム選択線と隣り合う前記データバスの間
に、シールド用配線を配置したことを特徴とする。

【００１４】請求項１によれば、前記シールド用配線の
配置により前記コラム選択線と隣り合う前記データバス
が電気的にシールドされるので、前記コラム選択線と隣
り合う前記データバスの間の結合容量が減少する。これ
により、前記コラム選択線と隣り合う前記データバスの
間の相互干渉が無くなるので前記データ線の高速化を行
うことができる半導体記憶装置を得ることができる。

【００１５】請求項２は、請求項１記載の前記シールド
用配線は、前記コラム選択線と隣り合う前記データバス
の間に、前記選択線に供給される信号の変化時点と同時
点で変化しない信号を伝送する配線であることを特徴と
する。

【００１６】請求項２によれば、前記コラム選択線に供
給される信号の変化時点と同時点で変化しない信号を伝
送する配線の配置により前記コラム選択線と隣り合う前
記データバスが電気的にシールドされるので、前記コラ
ム選択線と隣り合う前記データバスの間の結合容量が減
少する。これにより、前記コラム選択線と隣り合う前記
データバスの間の相互干渉が無くなるので前記データ線
の高速化を行うことができる半導体記憶装置を得ること
ができる。

【００１７】請求項３は、請求項１記載の前記シールド
用配線は、電源を供給する電源配線であることを特徴と
する。

【００１８】請求項３によれば、前記電源配線の配置に
より前記コラム選択線と隣り合う前記データバスが電気
的にシールドされるので、前記コラム選択線と隣り合う
前記データバスの間の結合容量が減少する。これによ
り、前記コラム選択線と隣り合う前記データバスの間の
相互干渉が無くなるので前記データ線の高速化を行うこ
とができる半導体記憶装置を得ることができる。

【００１９】請求項４は、請求項２記載の前記選択線に
供給される信号の変化時点と同時点で変化しない信号を
伝送する前記配線は、メモリセルアレイに記憶されたデ
ータを出力するための出力専用データバスと、メモリセ
ルアレイに記憶されたデータを出力をする際に前記メモ
リセルアレイをのコラムを選択する出力専用コラム選択
線の間に配置された、前記メモリセルアレイにデータを
入力する際に前記メモリセルアレイのコラムを選択する
入力専用コラム選択線であることを特徴とする。

【００２０】請求項４によれば、前記メモリセルアレイ
にデータを入力する際に前記メモリセルアレイのコラム
を選択する前記入力専用コラム選択線の配置により、前
記出力専用データバスと、前記出力専用コラム選択線の
間が電気的にシールドされるので、前記出力専用データ
バスと、前記出力専用コラム選択線の間の結合容量が減
少する。これにより、前記出力専用データバスと、前記
出力専用コラム選択線の間の相互干渉が無くなるので前
記メモリセルアレイに記憶されたデータを出力するため
の前記出力専用データバスの高速化を行うことができる
半導体記憶装置を得ることができる。

【００２１】請求項５は、請求項２記載の前記コラム選
択線に供給される信号の変化時点と同時点で変化しない
信号を伝送する前記配線は、前記メモリセルアレイに記
憶されたデータを出力するための出力専用データバスと
前記メモリセルアレイからデータを入出力する際に前記
メモリセルアレイのコラムを選択する入出力共用コラム
選択線の間に配置された前記メモリセルアレイにデータ
を入力するための入力専用データバスであることを特徴
とする。

【００２２】請求項５によれば、前記メモリセルアレイ
にデータを入力するための前記入力専用データバスの配
置により、前記出力専用データバスと前記入出力共用コ
ラム選択線が電気的にシールドされるので、前記出力専
用データバスと前記入出力共用コラム選択線の間の結合
容量が減少する。これにより、前記出力専用データバス
と、前記入出力共用コラム選択線の間の相互干渉が無く
なるので前記メモリセルアレイに記憶されたデータを出
力するための前記出力専用データバスの高速化を行うこ
とができる半導体記憶装置を得ることができる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２４】本発明の第１実施例を、図４を用いて説明
する。図４は、図２（Ｃ）に示すＳＤＲＡＭのコア用電
源配線２１０、コラム選択線１１５およびデータバス１
２１の配置を示したものである。本実施例では、コラム
選択線及びデータバスはリード時又はライト時でそれぞ
れ共用であるとする。即ち、図１に示されたセンスアン
プ１０９の選択は、リード時及びライト時共に共通のコ
ラム選択線１１５で行うものとする。又、センスアンプ
１０９とリードライトアンプ１２０の間のデータの送受
信は、リード時及びライト時共に共通又は、リード時専
用又は、ライト時専用のデータバス１２１で行うものと
する。

【００２５】図４は、コラム選択線ＣＬＡと平行に配置
されたデータバス１２１の間に、コア部に電源を供給す
る電源配線を網目状に配置した例と信号波形を示したも
のである。図４（Ａ）のコア用電源配線２０１は、図２
（Ｃ）に示したコア用電源配線２０１と同一である。コ
ア用電源配線２０１と直交するように、電源配線４０１
をコラムデコーダ１０８から出力されるコラム選択線Ｃ
ＬＡとリードライトアンプ１２０に接続されるデータバ
ス１２１の間に配置する。電源配線４０１は、データバ
ス１２１と平行である。

【００２６】ここで、コラム選択線ＣＬＡと電源配線４
０１との間の結合容量４０３の容量値を、Ｃｐ’とす
る。また、電源配線４０１とデータバス１２１の間の結
合容量４０４の容量値も、Ｃｐ’である。この容量値Ｃ
ｐ’は、図３に示したコラム選択線ＣＬＡとデータバス
１２１の間の結合容量３１０の容量値Ｃｐより若干大き
い値である。Ｃｐ’が固定電位の電源配線４０１に接続
されているので、データバス１２１はコラム選択線ＣＬ
Ａとシールドされる。また、電源配線４０１をコラム選
択線ＣＬＡとデータバス１２１の間に配置したことによ
って、コラム選択線ＣＬＡとデータバス１２１の間の結
合容量を容量の直列効果により小さくすることができ
る。コラム選択線４０５とデータバス１２１の間につい
ても同様に、結合容量を減少させることができる。

【００２７】図４（Ｂ）は、コラム選択線ＣＬＡの信号
３０４とデータバス１２１の信号３０２および、データ
バスアンプＡＭＰｓの活性化信号３０３を示したもので
ある。図３（Ｂ）で示したのと同様に、コラム選択線Ｃ
ＬＡとデータバス１２１の間に結合容量によって、クロ
ストークによる電位変動Ｖｐが発生することなく、コラ
ム選択線ＣＬＡの信号３０４の立ち上がりと同時に、デ
ータバス１２１の信号３０２は、徐々に単調に変化し、
ある値Ｖｄｂだけ低下した時に、データバスアンプＡＭ
Ｐｓの活性化信号３０３が変化し、データバスアンプＡ
ＭＰｓをデータバス１２１をセンスする。

【００２８】以上のように、電源配線４０１がコラム選
択線ＣＬＡとデータバス１２１の間の電気的シールドと
して作用し、コラム選択線ＣＬＡとデータバス１２１の
間の結合容量値Ｃｐを低下させることができるので、デ
ータバス１２１の高速化を行うことができる半導体記憶
装置を提供することができる。

【００２９】また、本実施例では、コア部の電源配線が
多くなるので、コア部の電源配線の総面積が大きくなっ
てコア部の電源配線の抵抗値が下がる。このため、コア
部の電源変動を小さくできるので、コア部の電源を更に
安定に供給できるという格別の効果も有する。

【００３０】また、本実施例では、コア部に電源を供給
する電源配線を網目状に配置した例について説明した
が、網目状で無い電源配線でも同一の効果が得られるこ
とは明らかである。

【００３１】以上の説明では、シールド配線として、コ
ア部に電源を供給する電源配線を配置した例について説
明したが、シールド配線として、コア部にグランド電位
を供給するグランド配線を配置しても同一の効果が得ら
れることは明らかである。

【００３２】次に、本発明の第２実施例を、図５を用い
て説明する。図５はリードまたはライト専用のコラム選
択線とリード又はライト専用のデータバスの間に、シー
ルド配線としてとして機能するライト又はリード専用の
コラム選択線を配置した例を示したものである。本実施
例では、コラム選択線及びデータバスはリード時又はラ
イト時でそれぞれ独立であるとする。即ち、図１に示し
たコラムデコーダ１０８はリード時はリード専用コラム
デコーダ５０５とライト専用コラムデコーダ５０６を持
つ。そして、図１に示されたセンスアンプ１０９の選択
は、リード時はリード専用コラムデコーダ５０５に接続
されたリード専用コラム選択線５０１、５０４、５０
８，５０９で、又、ライト時はライト専用コラムデコー
ダ５０６に接続されたライト専用コラム選択線５０２、
５０３、５０７で別々に行うものとする。又、センスア
ンプ１０９とリードライトアンプ１２０の間のデータの
送受信は、リード時はリードアンプ１１０に接続された
リード専用データバス１１６で、又ライト時はライトア
ンプ１１１に接続されたライト専用データバス１１７で
別々に行うものとする。本実施例では、リード専用コラ
ム選択線５０１とリード専用データバス１１６の間に、
ライト専用コラム選択線５０２を配置し、また、ライト
専用コラム選択線５０７とライト専用データバス１１７
の間に、リード専用コラム選択線５０８を配置する。

【００３３】先ず最初に、リード専用コラム選択線５０
１とリード専用データバス１１６の間に、ライト専用コ
ラム選択線５０２を配置した場合について説明する。

【００３４】リード専用コラム選択線５０１とライト専
用コラム選択線５０２との間の結合容量５１０の容量値
を、Ｃｐ’とする。この場合、ライト専用コラム選択線
５０２とリード専用データバス１１６の間の結合容量５
１１の容量値も、Ｃｐ’である。この容量値Ｃｐ’は、
図３に示したコラム選択線ＣＬＡとデータバス１２１の
間の結合容量３１０の容量値Ｃｐより若干大きい値であ
る。Ｃｐ’が固定電位のライト専用コラム選択線５０２
に接続されているので、リード専用コラム選択線５０１
とリード専用データバス１１６の間がシールドされる。
また、ライト専用コラム選択線５０２をリード専用コラ
ム選択線５０１とリード専用データバス１１６の間に配
置したことによって、リード専用コラム選択線５０１と
リード専用データバス１１６の間の結合容量を容量の直
列効果により小さくにすることができる。ライト専用コ
ラム選択線５０２は、ライトを行うときのみにだけ信号
が変化するので、リード専用コラム選択線５０１でメモ
リセル１０６を選択してリード専用データバス１１６上
のデータをデータバスアンプ１１０に送って増幅する際
には、動作しない。従って、第１の実施例で図４を用い
て説明したのと同様に、リード専用コラム選択線５０１
とリード専用データバス１１６の間の結合容量によるク
ロストークによって、リード専用コラム選択線５０１の
信号が立ち上がるときに、リード専用データバス１１６
の電位変動Ｖｐが発生することがない。

【００３５】以上のように、リード専用コラム選択線５
０１とリード専用データバス１１６の間の結合容量値Ｃ
ｐを低下させることができるので、データバス１１６の
高速化を行うことができる半導体記憶装置を提供するこ
とができる。

【００３６】以上は、リード専用コラム選択線５０１と
リード専用データバス１１６の間に、ライト専用コラム
選択線５０２を配置した場合について説明たものである
が、ライト専用コラム選択線５０７とライト専用データ
バス１１７の間に、リード専用コラム選択線５０８を配
置する場合もまったく同様である。

【００３７】次に、本発明の第３実施例を、図６を用い
て説明する。図６はリードまたはライト専用のコラム選
択線とリード又はライト専用のデータバスの間に、ライ
ト又はリード専用のデータバスを配置した例を示したも
のである。本実施例では、コラム選択線及びデータバス
はリード時又はライト時でそれぞれ独立に動作するもの
とする。即ち、図１に示されたセンスアンプ１０９の選
択は、リード時はリード専用コラムデコーダ５０５に接
続されたリード専用コラム選択線５０１、５０４で、
又、ライト時はライト専用コラムデコーダ５０６に接続
されたライト専用コラム選択線５０７、６０１で別々に
行うものとする。又、センスアンプ１０９とリードライ
トアンプ１２０の間のデータの送受信は、リード時はリ
ードアンプ１１０に接続されたリード専用データバス１
１６−１、１１６−２、１１６−３で、又ライト時はラ
イトアンプ１１１に接続されたライト専用データバス１
１７−１、１１７−２、１１７−３で別々に行うものと
する。本実施例では、リード専用コラム選択線５０１と
リード専用データバス１１６−１の間にライト専用デー
タバス１１７−１を配置し、リード専用コラム選択線５
０４とリード専用データバス１１６−１の間にライト専
用データバス１１７−２を配置し、また、ライト専用コ
ラム選択線５０７とライト専用データバス１１７−３の
間にリード専用データバス１１６−２配置し、ライト専
用コラム選択線６０１とライト専用データバス１１７−
３の間にリード専用データバス１１６−３を配置する。

【００３８】先ず最初に、リード専用コラム選択線５０
１とリード専用データバス１１６−１の間に、ライト専
用データバス１１７−１を配置した場合について以下に
説明する。

【００３９】リード専用コラム選択線５０１とライト専
用データバス１１７−１との間の結合容量６０２の容量
値を、Ｃｐ’とする。また、ライト専用データバス１１
７−１とリード専用データバス１１６−１の間の結合容
量６０３の容量値も、Ｃｐ’である。この容量値Ｃｐ’
は、図３に示したコラム選択線ＣＬＡとデータバス１２
１の間の結合容量３１０の容量値Ｃｐより若干大きい値
である。Ｃｐ’が固定電位のライト専用データバス１１
７−１に接続されているので、リード専用コラム選択線
５０１とリード専用データバス１１６−１の間がシール
ドされる。また、ライト専用データバス１１７−１をリ
ード専用コラム選択線５０１とリード専用データバス１
１６−１の間に配置したことによって、リード専用コラ
ム選択線５０１とリード専用データバス１１６−１の間
の結合容量を容量の直列効果により小さくにすることが
できる。ライト専用データバス１１７−１は、ライトを
行うときのみにだけ信号が変化するので、リード専用コ
ラム選択線５０１でメモリセル１０６を選択してリード
専用データバス１１６−１からデータをリードアンプ１
１０に送る際には、動作しない。従って、第１の実施例
で図４を用いて説明したのと同様に、リード専用コラム
選択線５０１とリード専用データバス１１６−１の間の
結合容量によるクロストークによって、リード専用コラ
ム選択線５０１の信号が立ち上がるときに、リード専用
データバス１１６−１の電位変動Ｖｐが発生することが
ない。

【００４０】以上のように、リード専用コラム選択線５
０１とリード専用データバス１１６−１の間の結合容量
値Ｃｐを低下させることができるので、データバス１１
６−１の高速化を行うことができる半導体記憶装置を提
供することができる。

【００４１】以上は、リード専用コラム選択線５０１と
リード専用データバス１１６−１の間に、ライト専用デ
ータバス１１７−１を配置した場合について説明たもの
であるが、ライト専用コラム選択線５０７とライト専用
データバス１１７−３の間に、リード専用データバス１
１６−２を配置する場合もまったく同様である。

【００４２】次に、本発明の第４実施例を、図７を用い
て説明する。図７はリードライト共用のコラム選択線と
リード専用のデータバスの間にのみ、ライト専用のデー
タバスを配置した例を示したものである。本実施例で
は、コラム選択線は、リードライト共用とし、又データ
バスはリード時又はライト時でそれぞれ独立であるとす
る。即ち、図１に示されたセンスアンプ１０９の選択
は、リード時もライト時もコラムデコーダ１０８に接続
されたコラム選択線１１５で行うものとする。又、セン
スアンプ１０９とリードライトアンプ１２０の間のデー
タの送受信は、リード時はリードアンプ１１０に接続さ
れたリード専用データバス１１６−１、１１６−２で、
又ライト時はライトアンプ１１１に接続されたライト専
用データバス１１７−１、１１７−２、１１７−３、１
１７−４で別々に行うものとする。本実施例では、コラ
ム選択線１０８とリード専用データバス１１６−１の間
にライト専用データバス１１７−１、１１７−２を配置
し、コラム選択線１０８とリード専用データバス１１６
−２の間にライト専用データバス１１７−３、１１７−
４を配置する。

【００４３】コラム選択線１１５とリード専用データバ
ス１１６−１の間に、ライト専用データバス１１７−１
を配置した場合について以下に説明する。

【００４４】コラム選択線１１５とライト専用データバ
ス１１７−１との間の結合容量７０１の容量値は、Ｃ
ｐ’とする。また、ライト専用データバス１１７−１と
リード専用データバス１１６−１の間の結合容量７０２
の容量値も、Ｃｐ’である。この容量値Ｃｐ’は、図３
に示したコラム選択線ＣＬＡとデータバス１２１の間の
結合容量３１０の容量値Ｃｐより若干大きい値である。
Ｃｐ’が固定電位のライト専用データバス１１７−１に
接続されているので、コラム選択線１１５とリード専用
データバス１１６−１の間はシールドされる。また、ラ
イト専用データバス１１７−１をコラム選択線１１５と
リード専用データバス１１６−１の間に配置したことに
よって、コラム選択線１１５とリード専用データバス１
１６−１の間の結合容量を容量の直列効果により小さく
にすることができる。ライト専用データバス１１７−１
は、ライトを行うときのみにだけ信号が変化するので、
コラム選択線１１５でメモリセル１０６を選択してリー
ド専用データバス１１６−１からデータをデータバスア
ンプ１１０に送る際には、動作しない。従って、第１の
実施例で図４を用いて説明したのと同様に、コラム選択
線１１５とリード専用データバス１１６−１の間の結合
容量によるクロストークによって、コラム選択線１１５
の信号が立ち上がるときに、リード専用データバス１１
６−１の電位変動Ｖｐが発生することがない。

【００４５】以上のように、コラム選択線１１５とリー
ド専用データバス１１６−１の間の結合容量値Ｃｐを低
下させることができるので、データバス１１６−１の高
速化を行うことができる半導体記憶装置を提供すること
ができる。

【００４６】以上の実施例で説明したように、コラム選
択線とデータバスの間に、コラム選択線と同時のタイミ
ングで変化しないシールド線として働く配線を配置する
ことによって、コラム選択線とデータバスの間の結合容
量値を低下させることができる。

【００４７】また、本発明は、コラム選択線とデータバ
スの間に限定されず、他の配線間にも適用することがで
きる。

【００４８】以上本発明をまとめると、次の通りであ
る。

【００４９】（１）メモリセルアレイに接続されるデー
タバスと、前記メモリセルアレイのコラムを選択するコ
ラム選択線が配置された半導体記憶装置において、前記
コラム選択線と隣り合う前記データバスの間に、シール
ド用配線を配置したことを特徴とする半導体記憶装置。

【００５０】（２）（１）記載の前記シールド用配線
は、前記コラム選択線と隣り合う前記データバスの間
に、前記コラム選択線と隣り合う前記データバスの間の
結合容量を低下させるための配線であることを特徴とす
る半導体記憶装置。

【００５１】（３）（１）記載の前記シールド用配線
は、前記コラム選択線と隣り合う前記データバスの間
に、前記選択線に供給される信号の変化時点と同時点で
変化しない信号を伝送する配線であることを特徴とする
半導体記憶装置。

【００５２】（４）（１）記載の前記シールド用配線
は、電源を供給する電源配線であることを特徴とする半
導体記憶装置。

【００５３】（５）（１）記載の前記シールド用配線
は、グランド電位を供給するグランド配線であることを
特徴とする半導体記憶装置。

【００５４】（６）（４）記載の前記電源配線は、前記
半導体記憶装置のコア部に電源を供給することを特徴と
する半導体記憶装置。

【００５５】（７）（４）記載の前記電源配線は、前記
半導体記憶装置のコア部に電源を供給する網目状の形状
の電源配線であることを特徴とする半導体記憶装置。

【００５６】（８）（３）記載の前記コラム選択線に供
給される信号の変化時点と同時点で変化しない信号を伝
送する前記配線は、メモリセルアレイに記憶されたデー
タを出力するための出力専用データバスと、メモリセル
アレイに記憶されたデータを出力をする際に前記メモリ
セルアレイをのコラムを選択する出力専用コラム選択線
の間に配置された、前記メモリセルアレイにデータを入
力する際に前記メモリセルアレイのコラムを選択する入
力専用コラム選択線であることを特徴とする半導体記憶
装置。

【００５７】（９）（３）記載の前記コラム選択線に供
給される信号の変化時点と同時点で変化しない信号を伝
送する前記配線は、前記メモリセルアレイにデータを入
力するための入力専用データバスと、前記メモリセルア
レイにデータを入力する際に前記メモリセルアレイのコ
ラムを選択する入力専用コラム選択線の間に配置され
た、前記メモリセルアレイからデータを出力する際に前
記メモリセルアレイのコラムを選択する出力専用コラム
選択線であることを特徴とする半導体記憶装置。（１０）（３）記載の前記コラム選択線に供給される信
号の変化時点と同時点で変化しない信号を伝送する前記
配線は、前記メモリセルアレイに記憶されたデータを出
力するための出力専用データバスと前記メモリセルアレ
イからデータを入出力する際に前記メモリセルアレイの
コラムを選択する入出力共用コラム選択線の間に配置さ
れた前記メモリセルアレイにデータを入力するための入
力専用データバスであることを特徴とする半導体記憶装
置。

【００５８】

【発明の効果】以上詳細に説明したように、本発明によ
れば、コラム選択線とデータバスの間の結合容量値Ｃｐ
を低下させることができるので、データバスの高速化を
行うことができる半導体記憶装置を提供することができ
る。

【図面の簡単な説明】

【図１】従来のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の
ブロック図である。

【図２】２５６ＭビットのＳＤＲＡＭの構成の概略を示
したを示す図である。

【図３】図３は、従来のコラム選択線とデータバスの配
置とメモリセルからデータを読み出す場合の信号を示し
た図である。

【図４】コラム選択線ＣＬＡと平行に配置されたデータ
バスの間に、コア部に電源を供給する電源配線を配置し
た例と信号波形を示す図である。

【図５】リードまたはライト専用のコラム選択線とリー
ド又はライト専用のデータバスの間に、ライト又はリー
ド専用のコラム選択線を配置した例を示す図である。

【図６】リードまたはライト専用のコラム選択線とリー
ド又はライト専用のデータバスの間に、ライト又はリー
ド専用のデータバスを配置した例である。

【図７】リードライト共用のコラム選択線とリード専用
のデータバスの間に、ライト専用のデータバスを配置し
た例である。

【符号の説明】

１０６メモリセル１０８コラムデコーダ１０９センスアンプ１１０リードアンプ１１１ライトアンプ１１５コラム選択線１１６リード専用データバス１１７ライト専用データバス１２０リードライトアンプ１２１データバス３１０結合容量４０３，４０４，５１０，５１１，６０２，６０３，７
０１，７０２結合容量

───────────────────────────────────────────────────── フロントページの続き (72)発明者江渡聡神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者菊竹陽神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】メモリセルアレイに接続されるデータバ
スと、前記メモリセルアレイのコラムを選択するコラム
選択線が配置された半導体記憶装置において、前記コラム選択線と隣り合う前記データバスの間に、シ
ールド用配線を配置したことを特徴とする半導体記憶装
置。
【請求項２】請求項１記載の前記シールド用配線は、前記コラム選択線と隣り合う前記データバスの間に、前
記選択線に供給される信号の変化時点と同時点で変化し
ない信号を伝送する配線であることを特徴とする半導体
記憶装置。
【請求項３】請求項１記載の前記シールド用配線は、
電源を供給する電源配線であることを特徴とする半導体
記憶装置。
【請求項４】請求項２記載の前記コラム選択線に供給
される信号の変化時点と同時点で変化しない信号を伝送
する前記配線は、メモリセルアレイに記憶されたデータ
を出力するための出力専用データバスと、メモリセルア
レイに記憶されたデータを出力をする際に前記メモリセ
ルアレイをのコラムを選択する出力専用コラム選択線の
間に配置された、前記メモリセルアレイにデータを入力
する際に前記メモリセルアレイのコラムを選択する入力
専用コラム選択線であることを特徴とする半導体記憶装
置。
【請求項５】請求項２記載の前記コラム選択線に供給
される信号の変化時点と同時点で変化しない信号を伝送
する前記配線は、前記メモリセルアレイに記憶されたデ
ータを出力するための出力専用データバスと、前記メモ
リセルアレイからデータを入出力する際に前記メモリセ
ルアレイのコラムを選択する入出力共用コラム選択線の
間に配置された、前記メモリセルアレイにデータを入力
するための入力専用データバスであることを特徴とする
半導体記憶装置。