JP2003007064A - 半導体装置 - Google Patents

半導体装置

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JP2003007064A
JP2003007064A JP2001186231A JP2001186231A JP2003007064A JP 2003007064 A JP2003007064 A JP 2003007064A JP 2001186231 A JP2001186231 A JP 2001186231A JP 2001186231 A JP2001186231 A JP 2001186231A JP 2003007064 A JP2003007064 A JP 2003007064A
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Hidekazu Egawa
英和 江川
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NEC Corp
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Hitachi Ltd
NEC Corp
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Abstract

(57)【要約】 【課題】 メインＩ／Ｏ線などの小振幅信号線が、Ｙス
イッチ線などの大振幅信号線から受けるノイズの絶対量
を低減できる半導体装置を提供する。 【解決手段】 ＳＤＲＡＭであって、メモリアレイ領域
の内部のメモリセル部の上に、たとえば０．５Ｖ程度の
小振幅信号のメインＩ／Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏを配
線する場合に、メインＩ／Ｏ線の対の正信号（Ｔｒｕ
ｅ）側のメインＩ／Ｏ線ＭＩ／Ｏと、反転信号（Ｂａ
ｒ）側のメインＩ／Ｏ線／ＭＩ／Ｏとの間に、たとえば
２Ｖ以上の大振幅信号のＹスイッチ線ＹＳＷ２とＹＳＷ
３の２本を挟んで配置している。さらに、メインＩ／Ｏ
線ＭＩ／ＯとメインＩ／Ｏ線／ＭＩ／Ｏの、Ｙスイッチ
線ＹＳＷ２，ＹＳＷ３のカップリングノイズの影響を同
等にするため、これを交差（ツイスト）させている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の配線
技術に関し、特に小振幅信号線と大振幅信号線が混在し
て配線される半導体装置に適用して有効な技術に関す
る。
【０００２】
【従来の技術】本発明者が検討した技術として、半導体
装置の配線技術に関しては、以下のような技術が考えら
れる。たとえば、半導体装置の一例としての一般なＤＲ
ＡＭなどにおいて、特に多くのＩ／Ｏ構成の製品では、
Ｉ／Ｏ線の数の増加に伴ってメインＩ／Ｏ線をメモリセ
ル上に配線する技術が用いられている。
【０００３】なお、このようなＤＲＡＭなどの配線技術
に関しては、たとえば昭和５９年１１月３０日、株式会
社オーム社発行、社団法人電子通信学会編の「ＬＳＩハ
ンドブック」Ｐ４８６〜Ｐ５００に記載される技術など
が挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なＤＲＡＭなどの配線技術について、本発明者が検討し
た結果、以下のようなことが明らかとなった。たとえ
ば、前記のようなＤＲＡＭなどにおいて、一般にメモリ
セル上は、メインワード線およびＹスイッチ線が配線さ
れ、どちらも振幅が２Ｖ以上の大振幅信号が伝送され
る。このメインワード線およびＹスイッチ線の間に、小
振幅信号（０．５Ｖ程度）のメインＩ／Ｏ線を配線する
場合、隣接配線のメインワード線およびＹスイッチ線と
のカップリングノイズが問題となるため、メインＩ／Ｏ
線のツイストを行ってノイズをキャンセルしている。
【０００５】このようにメインＩ／Ｏ線のツイストを行
うことにより、メインＩ／Ｏ線のＴｒｕｅ、Ｂａｒ側に
同じ量のノイズを載せることによってノイズをキャンセ
ルできるが、単純にツイストするだけでは、メインＩ／
Ｏ線が受けるノイズの絶対量を減らすことができない。
このようにノイズの絶対量が大きいと、メインＩ／Ｏ線
を入力として動作するメインアンプの動作点がずれて、
アクセスの遅延などが発生することが考えられる。
【０００６】そこで、本発明の目的は、メインＩ／Ｏ線
などの小振幅信号線が、Ｙスイッチ線などの大振幅信号
線から受けるノイズの絶対量に着目し、この小振幅信号
線と大振幅信号線の配線レイアウトを工夫することで、
小振幅信号線が受けるノイズの絶対量を低減することが
できる半導体装置を提供するものである。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】本発明は、前記目的を達成するために、第
１電圧レベルで振幅する信号を伝送する小振幅信号線
と、第１電圧レベルより高い第２電圧レベルで振幅する
信号を伝送する大振幅信号線とを有する半導体装置にお
いて、小振幅信号線は、大振幅信号線を複数本挟んで配
線することを特徴とするものである。
【００１０】すなわち、本発明による半導体装置は、メ
モリセルのデータを増幅するセンスアンプと、このセン
スアンプで増幅されたデータを選択してローカルＩ／Ｏ
線に出力するＹスイッチと、このＹスイッチを制御する
Ｙスイッチ線と、ローカルＩ／Ｏ線に出力されたデータ
を選択してメインＩ／Ｏ線に出力するＩ／Ｏスイッチと
を有し、メインＩ／Ｏ線は、Ｙスイッチ線などを複数本
挟んで配線するものである。
【００１１】さらに、前記半導体装置において、メイン
Ｉ／Ｏ線は、Ｙスイッチ線などを複数本挟んで交差して
配線するものである。また、メインＩ／Ｏ線は、正信号
用と反転信号用の対からなり、正信号用のメインＩ／Ｏ
線と反転信号用のメインＩ／Ｏ線との間に、複数本のＹ
スイッチ線などを挟んで配線するものである。また、メ
インＩ／Ｏ線およびＹスイッチ線などは、メモリセル上
に配線するものである。なお、Ｙスイッチ線の他に、メ
インＩ／Ｏ線と平行に配線される他の信号線全般に適用
可能であることはいうまでもない。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１３】まず、図１により、本発明の一実施の形態
の半導体装置の構成の一例を説明する。図１は本実施の
形態の半導体装置を示すブロック図である。
【００１４】本実施の形態の半導体装置は、たとえばＳ
ＤＲＡＭ（シンクロナスＤＲＡＭ）とされ、複数のメモ
リセルからなるメモリアレイＭＭと、このメモリアレイ
ＭＭの直接周辺回路であるロウデコーダＲＤ、カラムデ
コーダＣＤ、ワードドライバＷＤ、およびＹＳドライバ
ＹＤと、間接周辺回路であるアドレス入力バッファＡＩ
Ｂ、ロウアドレスバッファＲＡＢ、カラムアドレスバッ
ファＣＡＢ、カラムアドレスカウンタＣＡＣ、入力バッ
ファＩＢ、出力バッファＯＢ、ライトバッファＷＢ、メ
インアンプＭＡ、およびコントロールロジック／タイミ
ングジェネレータＣＬ／ＴＧなどから構成されている。
【００１５】このＳＤＲＡＭには、クロック信号ＣＬ
Ｋ、クロックイネーブル信号ＣＫＥや、チップセレクト
信号／（バー：反転信号を示し、以降同様に符号の先頭
の／は反転を表す）ＣＳ、ロウアドレスストローブ信号
／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ラ
イトイネーブル信号／ＷＥ、データマスク信号ＤＱＭ
Ｕ，ＤＱＭＬなどの制御信号が外部から入力され、これ
らの信号からコントロールロジック／タイミングジェネ
レータＣＬ／ＴＧを通して内部制御信号が生成され、こ
の内部制御信号に基づいて各内部回路の動作が制御され
る。また、ＳＤＲＡＭには、外部から電源電位ＶＣＣ、
グランド電位ＶＳＳが供給されている。
【００１６】このＳＤＲＡＭの読み出し動作、書き込み
動作においては、外部から入力されるアドレス信号Ａ０
〜Ａｎに基づいて、アドレス入力バッファＡＩＢから、
ロウアドレスバッファＲＡＢ、ロウデコーダＲＤ、ワー
ドドライバＷＤを介してロウ方向、カラムアドレスバッ
ファＣＡＢ、カラムアドレスカウンタＣＡＣ、カラムデ
コーダＣＤ、ＹＳドライバＹＤを介してカラム方向がそ
れぞれ指定されて、メモリアレイＭＭ内の任意のメモリ
セルが選択される。そして、読み出し時は、選択された
メモリセルのデータがメインアンプＭＡを介して出力バ
ッファＯＢから出力データＤＱ０〜ＤＱｎとして読み出
され、また書き込み時には、入力データＤＱ０〜ＤＱｎ
が入力バッファＩＢからライトバッファＷＢを介して、
選択されたメモリセルに書き込まれる。
【００１７】次に、図２により、本実施の形態の半導体
装置におけるメモリアレイの構成の一例を説明する。図
２は半導体装置におけるメモリアレイ領域の構成を示
し、（ａ）はメモリアレイ領域の配置図、（ｂ）はメモ
リアレイ領域の詳細配置図、（ｃ）はメモリアレイ領域
の回路図をそれぞれ示す。
【００１８】本実施の形態のＳＤＲＡＭは、メモリアレ
イＭＭの領域が、図２（ａ）において上下に２分割さ
れ、さらに上下においてそれぞれ４分割され、チップ１
上に８分割されたメモリアレイ領域２が配置されてい
る。上下にそれぞれ４分割されて配置されたメモリアレ
イ領域２のうち、左側または右側の一対のメモリアレイ
領域２の間には、ロウデコーダＲＤ、カラムデコーダＣ
Ｄ、ワードドライバＷＤ、ＹＳドライバＹＤなどの直接
周辺回路領域３が設けられている。また、上下に分割さ
れて配置されたメモリアレイ領域２の間には、アドレス
入力バッファＡＩＢ、ロウアドレスバッファＲＡＢ、カ
ラムアドレスバッファＣＡＢ、カラムアドレスカウンタ
ＣＡＣ、入力バッファＩＢ、出力バッファＯＢ、ライト
バッファＷＢ、メインアンプＭＡ、コントロールロジッ
ク／タイミングジェネレータＣＬ／ＴＧなどの間接周辺
回路領域４が設けられている。
【００１９】各メモリアレイ領域２は、図２（ｂ）に詳
細に示すように、メモリセル部５が格子状に配置され、
各メモリセル部５に隣接して左右にセンスアンプ部Ｓ
Ａ、上下にサブワード部ＳＷＬがそれぞれ配置されてい
る。このセンスアンプ部ＳＡとサブワード部ＳＷＬとの
交差領域６には、図２（ｃ）に示すＩ／Ｏスイッチなど
が設けられている。たとえば一例として、２５６Ｍｂｉ
ｔの容量を持つＳＤＲＡＭの例では、各メモリアレイ領
域２は３２Ｍｂｉｔの容量を持ち、それぞれ［｛５１２
（Ｘ）ｂｉｔ×５１２（Ｙ）ｂｉｔ｝×１６×８］のメ
モリセル部５と、１７個のセンスアンプ部ＳＡと、９個
のサブワード部ＳＷＬから構成されている。
【００２０】各メモリアレイ領域２の回路構成は、図２
（ｃ）に示すように、メモリセル部５がワード線ＷＬと
データ線ＤＬ，／ＤＬとの交点に配置された複数のメモ
リセル７などから構成されている。たとえば一例とし
て、８個のメモリセル７からなる小さなブロックがデー
タ線方向に６４個設けられ、この６４個からなる大きな
ブロックがワード線方向に１２８個設けられている。
【００２１】センスアンプ部ＳＡは、データ線ＤＬ，／
ＤＬ間に配置されたセンスアンプ８と、２つのＮＭＯＳ
トランジスタからなるＹスイッチ９などから構成されて
いる。このＹスイッチ９は、データ線ＤＬ，／ＤＬとロ
ーカルＩ／Ｏ線ＬＩ／Ｏ，／ＬＩ／Ｏとを接続／非接続
するためのスイッチであり、ＮＭＯＳトランジスタのゲ
ートにつながるＹスイッチ線ＹＳＷにより制御される。
たとえば一例として、センスアンプ８とＹスイッチ９か
らなるブロックがワード線方向に１２８個設けられてい
る。
【００２２】サブワード部ＳＷＬは、出力がワード線Ｗ
Ｌにつながり、メインワード線ＭＷＬとＦＸ線ＦＸ（０
〜７）が入力につながるＮＡＮＤゲート１０などから構
成されている。たとえば一例として、８個のＮＡＮＤゲ
ート１０からなるブロックがデータ線方向に６４個設け
られている。
【００２３】交差領域６には、センスアンプ部ＳＡのロ
ーカルＩ／Ｏ線ＬＩ／Ｏ，／ＬＩ／Ｏにつながり、この
ローカルＩ／Ｏ線ＬＩ／Ｏ，／ＬＩ／Ｏとメインアンプ
につながるメインＩ／Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏとを接
続／非接続するための、２対のＰＭＯＳトランジスタと
ＮＭＯＳトランジスタからなるＩ／Ｏスイッチ１１など
が設けられている。このＩ／Ｏスイッチ１１は、ＰＭＯ
ＳトランジスタのゲートにつながるＩ／Ｏスイッチ線／
Ｉ／ＯＳＷ、ＮＭＯＳトランジスタのゲートにつながる
Ｉ／Ｏスイッチ線Ｉ／ＯＳＷにより制御される。
【００２４】以上のメモリアレイ領域２の構成におい
て、ワード線ＷＬとデータ線ＤＬ，／ＤＬとは交差して
配置され、またローカルＩ／Ｏ線ＬＩ／Ｏ，／ＬＩ／Ｏ
はワード線ＷＬと平行に配置され、さらにＹスイッチ線
ＹＳＷとメインＩ／Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏはデータ
線ＤＬ，／ＤＬと平行に配置されている。実際の配置で
は、メインＩ／Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏはメモリセル
部５の上のＹスイッチ線ＹＳＷの間に配線される。ただ
し、Ｙスイッチ線ＹＳＷのように振幅の大きな配線の隣
に、振幅の小さなメインＩ／Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏ
を配線する場合は、メインＩ／Ｏ線ＭＩＯと／ＭＩＯの
Ｙスイッチ線ＹＳＷのカップリングノイズの影響を同等
にするため、メインＩ／Ｏ線ＭＩＯ，／ＭＩＯを交差さ
せる工夫が採られている。
【００２５】このメモリアレイ領域２の動作は、ワード
線ＷＬで選択されたメモリセル７のデータをセンスアン
プ８で増幅し、Ｙスイッチ線ＹＳＷにより制御されるＹ
スイッチ９で選択されたデータがデータ線ＤＬ，／ＤＬ
からローカルＩ／Ｏ線ＬＩ／Ｏ，／ＬＩ／Ｏに出力され
る。さらに、Ｉ／Ｏスイッチ線Ｉ／ＯＳＷ，／Ｉ／ＯＳ
Ｗにより制御されるＩ／Ｏスイッチ１１で選択されたデ
ータがローカルＩ／Ｏ線ＬＩ／Ｏ，／ＬＩ／Ｏからメイ
ンＩ／Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏに出力され、そしてメ
インアンプに出力され、このメインアンプで増幅して外
部に出力される。
【００２６】次に、図３により、本実施の形態の半導体
装置におけるメインＩ／Ｏ線とＹスイッチ線の配置の一
例を説明する。図３はメインＩ／Ｏ線とＹスイッチ線の
配置を示し、（ａ）は本実施の形態による配置を示す説
明図、（ｂ）は本発明に対する比較例の配置を示す説明
図である。
【００２７】本実施の形態のＳＤＲＡＭにおいては、図
３（ａ）に示すように、メモリアレイ領域２の内部のメ
モリセル部５の上に、たとえば０．５Ｖ程度の小振幅信
号のメインＩ／Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏを配線する場
合に、メインＩ／Ｏ線の対の正信号（Ｔｒｕｅ）側のメ
インＩ／Ｏ線ＭＩ／Ｏと、反転信号（Ｂａｒ）側のメイ
ンＩ／Ｏ線／ＭＩ／Ｏとの間に、たとえば２Ｖ以上の大
振幅信号のＹスイッチ線ＹＳＷ２とＹＳＷ３の２本を挟
んで配置している。さらに、メインＩ／Ｏ線ＭＩ／Ｏと
メインＩ／Ｏ線／ＭＩ／Ｏの、Ｙスイッチ線ＹＳＷ２，
ＹＳＷ３のカップリングノイズの影響を同等にするた
め、これを交差（ツイスト）させている。たとえば一例
として、Ｙスイッチ線ＹＳＷ０〜ＹＳＷ５、メインＩ／
Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏは第３金属配線層の配線で図
３において左右方向に形成され、これと異なる層の第２
金属配線層でメインＩ／Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏの交
差部分の配線が上下方向に形成されている。
【００２８】このようにメインＩ／Ｏ線ＭＩ／Ｏ，／Ｍ
Ｉ／Ｏの間にＹスイッチ線ＹＳＷを２本挟み、メインＩ
／Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏを交差させた場合、どのＹ
スイッチ線ＹＳＷ２，ＹＳＷ３が動作してもメインＩ／
Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏが受けるカップリング容量
は、１／２ＣYSW-MI/Oとなる。これに対して、図３
（ｂ）に示すような本発明に対する比較例において、メ
インＩ／Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏの間にＹスイッチ線
ＹＳＷ２を１本だけ挟み、Ｙスイッチ線ＹＳＷ２が動作
した場合、メインＩ／Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏが受け
るカップリング容量は、１／２ＣYSW-MI/O＋１／２Ｃ
YSW-MI/O＝ＣYSW-MI/Oとなり、２倍の影響を受けてしま
う。
【００２９】よって、本実施の形態のように、メインＩ
／Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏを配線する場合に、このメ
インＩ／Ｏ線のＴｒｕｅ（ＭＩ／Ｏ）、Ｂａｒ（／ＭＩ
／Ｏ）間に２本のＹスイッチ線ＹＳＷを挟むことで、Ｙ
スイッチ線ＹＳＷを１本挟んだ場合と比較して、メイン
Ｉ／Ｏ線ＭＩ／Ｏ，／ＭＩ／Ｏが受けるＹスイッチ線Ｙ
ＳＷのカップリングノイズを１／２に低減させることが
できる。
【００３０】従って、本実施の形態によれば、メモリア
レイ領域２のメモリセル部５の上にメインＩ／Ｏ線ＭＩ
／Ｏ，／ＭＩ／Ｏを配線する際に、Ｙスイッチ線ＹＳＷ
などを２本挟むことにより、メインＩ／Ｏ線ＭＩ／Ｏ，
／ＭＩ／Ｏが受けるノイズの絶対量を低減することがで
きる。この結果、メインアンプの動作点がずれないの
で、アクセス遅延などの特性劣化を防ぐことができる。
また、動作マージンを向上させることができる。
【００３１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００３２】たとえば、前記実施の形態においては、Ｙ
スイッチ線の間にメインＩ／Ｏ線を配線した場合につい
て説明したが、Ｙスイッチ線に限定されるものではな
く、他のメインワード線などの配線の間にメインＩ／Ｏ
線を配線する場合でも有効である。
【００３３】また、Ｔｒｕｅ側とＢａｒ側の対のメイン
Ｉ／Ｏ線間に接続する場合に限らず、Ｔｒｕｅ側とＢａ
ｒ側の区別がない２本のメインＩ／Ｏ線間に接続するこ
とも可能である。
【００３４】さらに、メインＩ／Ｏ線間に３本以上のＹ
スイッチ線などを挟んで配線する場合についても適用す
ることができる。
【００３５】また、本発明は、前記実施の形態のような
ＳＤＲＡＭや、他のＤＲＡＭなどのメモリに効果的であ
り、さらに小振幅信号線と大振幅信号線が混在して配線
される半導体装置全般に適用することができる。この場
合にも、小振幅信号線は大振幅信号線を複数本挟んで配
線することで、同様の効果を得ることができる。
【００３６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３７】（１）第１電圧レベルで振幅する信号を伝
送する小振幅信号線は、第１電圧レベルより高い第２電
圧レベルで振幅する信号を伝送する大振幅信号線を複数
本挟んで配線することで、小振幅信号線が受けるノイズ
の絶対量を低減することが可能となる。
【００３８】（２）メモリアレイ内のメモリセル上にメ
インＩ／Ｏ線を配線する際に、メインＩ／Ｏ線は、Ｙス
イッチ線などを複数本挟んで配線することで、メインＩ
／Ｏ線が受けるノイズの絶対量を低減することができる
ので、メインアンプの動作点がずれないので、アクセス
遅延などの特性劣化を防ぐことが可能となる。
【００３９】（３）前記（２）において、メインＩ／Ｏ
線が受けるノイズの絶対量が低減できるので、動作マー
ジンを向上させることが可能となる。
【００４０】（４）前記（２），（３）により、特性劣
化が少ないので、配分率が上がり、またノイズの絶対量
が減るので、ノイズに対する耐性を向上できる半導体装
置を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置を示すブロ
ック図である。
【図２】（ａ），（ｂ），（ｃ）は本発明の一実施の形
態の半導体装置におけるメモリアレイ領域の構成を示す
配置図、詳細配置図、および回路図である。
【図３】（ａ），（ｂ）は本発明の一実施の形態の半導
体装置におけるメインＩ／Ｏ線とＹスイッチ線の配置を
示す説明図である。
【符号の説明】
１ チップ ２ メモリアレイ領域 ３ 直接周辺回路領域 ４ 間接周辺回路領域 ５ メモリセル部 ６ 交差領域 ７ メモリセル ８ センスアンプ ９ Ｙスイッチ １０ ＮＡＮＤゲート １１ Ｉ／Ｏスイッチ ＭＭ メモリアレイ ＲＤ ロウデコーダ ＣＤ カラムデコーダ ＷＤ ワードドライバ ＹＤ ＹＳドライバ ＡＩＢ アドレス入力バッファ ＲＡＢ ロウアドレスバッファ ＣＡＢ カラムアドレスバッファ ＣＡＣ カラムアドレスカウンタ ＩＢ 入力バッファ ＯＢ 出力バッファ ＷＢ ライトバッファ ＭＡ メインアンプ ＣＬ／ＴＧ コントロールロジック／タイミングジェネ
レータ ＳＡ センスアンプ部 ＳＷＬ サブワード部 ＷＬ ワード線 ＤＬ，／ＤＬ データ線 ＬＩ／Ｏ，／ＬＩ／Ｏ ローカルＩ／Ｏ線 ＹＳＷ Ｙスイッチ線 ＭＷＬ メインワード線 ＦＸ ＦＸ線 ＭＩ／Ｏ，／ＭＩ／Ｏ メインＩ／Ｏ線 Ｉ／ＯＳＷ，／Ｉ／ＯＳＷ Ｉ／Ｏスイッチ線

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１電圧レベルで振幅する信号を伝送す
    る第１信号線と、 前記第１電圧レベルより高い第２電圧レベルで振幅する
    信号を伝送する第２信号線とを有し、 前記第１信号線は、前記第２信号線を複数本挟んで配線
    されることを特徴とする半導体装置。
  2. 【請求項２】 メモリセルのデータを増幅するセンスア
    ンプと、 前記センスアンプで増幅されたデータを選択してローカ
    ルＩ／Ｏ線に出力するＹスイッチと、 前記Ｙスイッチを制御するＹスイッチ線と、 前記ローカルＩ／Ｏ線に出力されたデータを選択してメ
    インＩ／Ｏ線に出力するＩ／Ｏスイッチとを有し、 前記メインＩ／Ｏ線は、前記Ｙスイッチ線を複数本挟ん
    で配線されることを特徴とする半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置において、 前記メインＩ／Ｏ線は、前記Ｙスイッチ線を複数本挟ん
    で交差して配線されることを特徴とする半導体装置。
  4. 【請求項４】 請求項２記載の半導体装置において、 前記メインＩ／Ｏ線は、正信号用と反転信号用の対から
    なり、前記正信号用のメインＩ／Ｏ線と前記反転信号用
    のメインＩ／Ｏ線との間に、前記複数本のＹスイッチ線
    が挟んで配線されることを特徴とする半導体装置。
  5. 【請求項５】 請求項２記載の半導体装置において、 前記メインＩ／Ｏ線および前記Ｙスイッチ線は、前記メ
    モリセル上に配線されることを特徴とする半導体装置。
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