CN206282270U - 一种处理器 - Google Patents
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Abstract
本实用新型公开了一种处理器，该处理器包括内置存储器、至少一个相位可移动的时钟驱动电路；内置存储器包括一个存储器群，存储器群包括至少一个存储器模块，各个存储器模块之间并行连接，存储器模块由相位可移动的时钟驱动电路驱动。处理器内置存储器采用一个相位可变(相位移动)的时钟驱动，处理器通过移动驱动时钟的相位或选择不同相位的时钟来控制存储器的读写，以达到存储器可以和系统内不同时钟区间(clock domain)的功能块之间进行快速的数据交换。本实用新型既可以使存储器工作在比较低的时钟频率以降低存储器的功耗，又可以使存储器能和不同的时钟空间的功能块实现快速的数据交换避免等待周期。
Description
技术领域
本实用新型涉及一种处理器，具体涉及一种采用可变相位时钟驱动电路驱动处理器内置存储器的处理器，属于集成电路技术领域。
背景技术
随着半导体工艺的发展及逻辑电路设计优化方法的发展(比如采用多级流水线结构)，一个处理器或一个集成电路芯片如专用芯片(ASIC)或片上系统芯片(SoC)中的数据处理和运算单元的运行速度提高的很快，而其内置存储器的速度的提高往往落后运算单元的速度的提高，因此存储器的速度就成为提高整个处理器运算速度的瓶颈。
为了解决高速运算单元及低速存储器之间数据交换的矛盾，通常的解决方法有如下两种：(1)提高存储器的速度，即采用增大存储器件的尺寸，加大存储器读写电路的驱动电流等方法使存储器的读写速度提高，但是这样不仅会增加存储器的功耗而且速度的提高也是有限的；(2)在系统设计中采用多时钟区间方法，即存储器的驱动时钟频率是运算单元的时钟频率的1/2、1/3或更低，这种方法会造成运算单元需要等待1个、2个或更多的时钟周期才能对存储器进行一次读写操作如图1和图2所示(图2中驱动存储器的时钟频率是驱动运算单元的时钟频率的1/2)。
如何能发现一种存储器的控制方法使其既能提高处理器芯片对内置存储器的读写速度要求而又能降低功耗已经成了当前设计高速低功耗处理器的重要课题。
实用新型内容
本实用新型所要解决的技术问题是：提供一种处理器，通过改变驱动存储器的时钟的相位来动态调节和自适应与处理器内运算/控制单元进行零等待周期的数据交换，实现高速低功耗的数据交换目的。
本实用新型为解决上述技术问题采用以下技术方案：
一种处理器，设有内置存储器，该处理器还包括至少一个相位可移动的时钟驱动电路；所述内置存储器包括一个存储器群，存储器群包括至少一个存储器模块，各个存储器模块之间并行连接，存储器模块由相位可移动的时钟驱动电路驱动，且相位可移动的时钟驱动电路的频率低于处理器时钟频率。
作为本实用新型的一种优选方案，所述处理器还包括运算/控制单元，所述运算/控制单元与内置存储器之间连接有地址解码、存储器模块选择以及读写控制的逻辑电路，用于对存储器读写的数据流向进行控制。
作为本实用新型的一种优选方案，所述处理器对当前读写的存储器模块输送相应的时钟，并对当前未选中的存储器模块进行时钟停止操作控制。
作为本实用新型的一种优选方案，所述相位可移动的时钟驱动电路采用PLL或者时钟选择电路实现。
作为本实用新型的一种优选方案，所述内置存储器用于处理器或专用芯片ASIC或片上系统SoC或者需要采用内置存储器的芯片。
本实用新型采用以上技术方案与现有技术相比，具有以下技术效果：
1、本实用新型处理器，采用读写速率比较低的低功耗存储器模块，通过改变驱动存储器模块的时钟的相位来动态的调节和自适应与芯片内的运算单元进行零等待周期的数据交换，以达到实现高速低功耗的数据交换目的。
2、本实用新型处理器，既可以使存储器工作在比较低的时钟频率以降低存储器的功耗，又可以使存储器能和不同的时钟空间的功能块实现快速的数据交换避免等待周期。
3、本实用新型处理器，既能提高处理器对内置存储器的读写速度，又能降低功耗。
附图说明
图1是传统处理器的运算/控制单元对内置存储器的读写操作逻辑框图。
图2是传统处理器内置存储器的读写操作时序图。
图3是本实用新型处理器的运算/控制单元对内置存储器的读写操作逻辑框图。
图4是本实用新型处理器内置存储器的读写操作时序图。
图5是采用相位选择方法的移相时钟发生图，其中，(a)为结构框图，(b)为时序图。
图6是存储器群的结构图。
具体实施方式
下面详细描述本实用新型的实施方式，所述实施方式的示例在附图中示出。下面通过参考附图描述的实施方式是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制。
图1给出了传统处理器内部运算/控制单元对内置存储器的读写控制逻辑框图。图中存储器的时钟发生器和系统时钟同步。图中运算/控制单元直接采用系统时钟。图2给出的是相应的存储器的读写操作时序图。图2设定存储器时钟的频率是系统时钟频率的1/2。从图2中可以看到，由于存储器时钟的相位是固定的，其上升沿和系统时钟的C8上升沿同步，所以处理器必须等到周期C8时才能读到存储器输出的数据，即处理器必须等待一个系统时钟周期C7。
图2中存储器时钟Clock_M中的虚线表示这些时钟脉冲可以被时钟控制门(ClockGating)给停止掉。
如图3所示，本实用新型提供的处理器，包括内置存储器、至少一个相位可移动的时钟驱动电路。相位可移动的时钟驱动电路中相位的移动受处理器的运算/控制单元所发出的相位控制信号而移动，以配合运算/控制单元对存储器进行读写操作。该相位可移动的时钟驱动电路的频率低于该芯片内部的运算/控制单元所用之时钟驱动电路频率。该内置存储器与处理器芯片的运算/控制单元之间还连接有地址解码(Address Decoder，Addr)，存储器模块选择(ChipEnable，CE)，读写控制等逻辑电路(Write/Read，WR/RD)，用于对存储器读写的数据流向进行控制。
本实用新型采用的移相时钟驱动存储器结构，该结构可以使存储器工作在低于运算/控制单元的工作频率下通过调节驱动时钟的相位的移动来配合运算单元对存储器的读写操作。对于该结构的具体运行模式可以分二种情况：(1)运算/控制单元不是每个时钟周期都要对存储器进行读写操作，尤其是对一个采用时分多线程结构的处理器芯片，其运算单元往往都是每隔1个或2个，甚至更多的时钟周期才会对存储器进行一次读写，这时存储器的时钟驱动信号的移相功能就会随着运算单元所发出的片选及读写信号的相位而移动并驱动存储器接受运算单元所发出的信号进行相应的操作；(2)运算/控制单元在一段时间内连续几个时钟周期都对存储器进行读或写操作，这时存储器需要在输入端(数据输入端，地址，片选及读写等控制信号)加一组FIFO作为缓冲寄存器用于缓冲高速数据和低速存储器的操作。
该结构可以使内置存储器运行在比运算/控制单元时钟频率低很多的情况而又可以避免等待周期使其基本不影响处理器运算/控制单元对存储器进行读写操作的速度。由于每个存储器摸块的运行速率可以是运算/控制单元的时钟频率的1/2、1/3或更低，因此对每个存储器摸块的速度要求就降低了，因而可以选用读写速率比较低的低功耗存储器模块。
对于需要有多字节读写和存储功能的存储器及其控制可采用多个存储器模块并行联结组成一个存储器群(如图6所示)，但是分开独立的片选信号，由此，该存储器能按处理器系统的指令要求进行多种不同字节的数据读写操作。
图3所示是带有移相时钟功能的处理器及其内置存储器逻辑框图。图4给出的是相应的存储器读写操作时序图。图3和图1的区别就是把存储器的时钟发生器改成相位可移动的时钟发生器。从图4中我们可以看到，在系统时钟周期C7，由于Clock_M时钟的相位前移了一个180度(相当于前移了一个系统时钟的周期)，所以存储器的数据读出也提前了一个系统时钟周期。在图2中出现的等待周期被避免了。
图3中的存储器移相时钟发生器可以采用一个PLL来实现，也可以采用一种简单的时钟选择电路来实现。如图5的(a)和(b)所示，给出的是一个通过选择二种不同相位，但同频率的时钟电路来实现的相位移动时钟发生器。
本实用新型的实施案例中的内置存储器可以是一个存储器群(Memory Array)，如图6所示，各个存储器模块之间并行连接。通过对存储器群中的每个存储器模块的分别控制，处理器可实现不同字长的读写操作。存储器群中的每个存储器模块可以使用同一个相位可移动的时钟驱动电路，也可以分别使用不同的相位可移动的时钟驱动电路。
本实施案例所提供的存储器及其存储控制电路可以应用于处理器中的Cache，L1存储器，也可用于L2存储器，且特别适合于多线程结构的处理器和多个并行处理结构的处理器。不仅用于处理器还可以用于专用芯片(ASIC)或片上系统(SoC)及需要采用内置存储器的芯片。
基于上述存储器群中存储器模块的并行结构，处理器能根据字节地址来选择存储器的读写并对没有被选中的存储器的时钟进行停止操作。本实用新型中，处理器可以对当前读写的存储器输送相应的时钟，并对当前未选中的存储器进行时钟停止操作控制，从而有效降低了整个内置存储器的功耗。存储器群中的每个存储器模块可以使用同一个相位可移动的时钟驱动电路，也可以分别使用不同的相位可移动时钟驱动电路。
以上实施例仅为说明本实用新型的技术思想，不能以此限定本实用新型的保护范围，凡是按照本实用新型提出的技术思想，在技术方案基础上所做的任何改动，均落入本实用新型保护范围之内。
Claims (5)
1.一种处理器，设有内置存储器，其特征在于，该处理器还包括至少一个相位可移动的时钟驱动电路；所述内置存储器包括一个存储器群，存储器群包括至少一个存储器模块，各个存储器模块之间并行连接，存储器模块由相位可移动的时钟驱动电路驱动，且相位可移动的时钟驱动电路的频率低于处理器时钟频率。
2.根据权利要求1所述处理器，其特征在于，所述处理器还包括运算/控制单元，所述运算/控制单元与内置存储器之间连接有地址解码、存储器模块选择以及读写控制的逻辑电路，用于对存储器读写的数据流向进行控制。
3.根据权利要求1所述处理器，其特征在于，所述处理器对当前读写的存储器模块输送相应的时钟，并对当前未选中的存储器模块进行时钟停止操作控制。
4.根据权利要求1所述处理器，其特征在于，所述相位可移动的时钟驱动电路采用PLL或者时钟选择电路实现。
5.根据权利要求1所述处理器，其特征在于，所述内置存储器用于处理器或专用芯片ASIC或片上系统SoC或者需要采用内置存储器的芯片。
Priority Applications (1)
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| CN201621076147.XU CN206282270U (zh) | 2016-09-23 | 2016-09-23 | 一种处理器 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106897234A (zh) * | 2016-09-23 | 2017-06-27 | 王生洪 | 一种处理器以及处理器内置存储器的控制方法 |
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2016
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Cited By (2)
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| CN106897234A (zh) * | 2016-09-23 | 2017-06-27 | 王生洪 | 一种处理器以及处理器内置存储器的控制方法 |
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