KR20090049349A

KR20090049349A - 데이터 처리장치 및 그 제어방법

Info

Publication number: KR20090049349A
Application number: KR1020070115575A
Authority: KR
Inventors: 박재형; 김우철; 안익현; 최남곤; 여동현; 한영수
Original assignee: 삼성전자주식회사
Priority date: 2007-11-13
Filing date: 2007-11-13
Publication date: 2009-05-18
Also published as: JP2009123190A; CN101436085A; US20090125750A1

Abstract

본 발명은 데이터 처리장치 및 그 제어방법에 관한 것이다. 본 발명에 따른 데이터 처리장치는 제1데이터 입출력부 및 제2데이터 입출력부를 갖는 제1메모리와; 상기 제1메모리와 연결되어 있으며, 제3데이터 입출력부를 갖는 제2메모리와; 소정의 데이터를 제1클럭주파수에 따라 제1데이터 입출력부를 통하여 상기 제1메모리에 입력하고, 상기 입력된 데이터를 제2클럭주파수에 따라 상기 제2데이터 입출력부를 통하여 상기 제1메모리로부터 출력하고, 상기 출력된 데이터를 상기 제2클럭주파수에 따라 상기 제3데이터 입출력부를 통하여 상기 제2메모리에 입력 또는 출력하는 제어부를 포함한다. 이에 의해 구성이 간단하고 크기가 작은 데이터 처리장치 및 그 제어방법이 제공된다.

Description

데이터 처리장치 및 그 제어방법{DATA PROCESSING APPARATUS AND CONTROL METHOD OF THE SAME}

본 발명은 데이터 처리장치 및 그 제어방법에 관한 것으로서, 보다 상세하게는 메모리를 이용하여 클럭주파수를 변환하는 데이터 처리장치 및 그 제어방법에 관한 것이다.

최근, 디스플레이장치의 대형화 및 기능의 다양화로 인하여 이를 수행하기 위한 칩 내 메모리 용량이 증가하고, 복수의 클럭 주파수가 사용된다. 여러 가지 클럭 주파수가 사용될 경우 데이터의 입출력이 클럭 주파수에 따라 조절되도록 이종 클럭 주파수 간의 변환이 필요하다. 이종 클럭 주파수 변환에는 SRQM(static random access memory)와 같은 메모리가 사용되며, SRQM 는 입출력 포트의 개수에 따라 SPSRAM(single port static random access memory) 및 DPSRAM(dual port static random access memory)로 분류된다. SPSRAM은 입출력 포트가 하나이기 때문에 데이터의 입력 및 출력이 동시에 이루어질 수 없는 반면, DPSRAM는 입출력 포트가 두 개이므로 데이터의 입력 및 출력이 동시에 이루어 질 수 있다.

동일한 저장용량을 갖는 경우 DPSRAM은 SPSRAM 에 비하여 약 2배 이상의 크기를 갖 는다. 즉, DPSRAM가 회로기판을 점유하는 면적이 SPSRAM 이 점유하는 면적에 비하여 약 2배이다. 따라서, 공간적으로 SPSRAM이 DPSRAM보다 훨씬 유리하다.

한편, SPSRAM를 사용할 경우 입출력 포트가 하나이기 때문에 클럭 주파수 변환을 위한 별도의 게이트 클럭이 요구된다. 회로설계 시 게이트 클럭을 출력하는 연산자로 인하여 회로가 복잡해지는 단점이 있다.

따라서, 본 발명의 목적은 구성이 간단하고 크기가 작은 데이터 처리장치 및 그 제어방법을 제공하는 것이다.

또한, 본 발명의 목적은 용이하게 클럭주파수를 변환하는 동시에 최대한의 데이터 저장공간을 확보할 수 있는 데이터 처리장치 및 그 제어방법을 제공하는 것이다.

또한, 본 발명의 목적은 제조 원가가 절감되는 데이터 처리장치 및 그 제어방법을 제공하는 것이다.

상기 목적은, 본 발명에 따라, 제1데이터 입출력부 및 제2데이터 입출력부를 갖는 제1메모리와; 상기 제1메모리와 연결되어 있으며, 제3데이터 입출력부를 갖는 제2메모리와; 소정의 데이터를 제1클럭주파수에 따라 제1데이터 입출력부를 통하여 상기 제1메모리에 입력하고, 상기 입력된 데이터를 제2클럭주파수에 따라 상기 제2데이터 입출력부를 통하여 상기 제1메모리로부터 출력하고, 상기 출력된 데이터를 상기 제2클럭주파수에 따라 상기 제3데이터 입출력부를 통하여 상기 제2메모리에 입력 또는 출력하는 제어부를 포함하는 데이터 처리장치에 의해 달성된다.

상기 제1데이터 입출력부는 제1클럭단을 포함하고, 상기 제2데이터 입출력부는 제2클럭단을 포함하며, 상기 제어부는 상기 제1클럭주파수를 갖는 제1클럭신호를 상기 제1클럭단에 인가하는 동시에, 상기 제2클럭주파수를 갖는 제2클럭신호를 상기 제2클럭단에 인가하며, 데이터의 입력 및 출력이 동시에 이루어지도록 상기 제1메모리를 제어한다.

상기 입력된 데이터는 입력된 순서대로 상기 제1메모리로부터 출력될 수 있다.

상기 제3데이터 입출력부는 제3클럭단을 포함하고, 상기 제어부는 상기 제2클럭신호를 상기 제3클럭단에 인가하고, 데이터는 상기 제2클럭신호에 따라 상기 제2메모리에 입력 또는 출력된다. 즉, 제2메모리는 데이터의 입력 및 출력을 동시에 수행할 수 없으며, 데이터를 입력하거나 출력할 수 있다.

상기 제1클럭주파수와 상기 제2클럭주파수는 상이할 수 있다.

또한, 상기 제2클럭주파수는 상기 제1클럭주파수의 n배일 수 있다. 여기서 n은 정수를 의미한다. 이 경우, 상기 제어부는 상기 제1메모리에 입력된 데이터를 상기 제2클럭신호에 따라 상기 제1메모리로부터 n번씩 출력할 수 있다.

상기 제1클럭주파수와 상기 제2클럭주파수는 동일하고, 상기 제1클럭신호와 상기 제2클럭신호의 위상은 서로 상이할 수 있다.

상기 제1클럭주파수와 상기 제2클럭주파수 중 적어도 하나를 생성하는 클럭 생성부를 더 포함할 수 있다.

제1메모리는 클럭주파수의 변환에 이용하고, 제2메모리는 데이터의 저장용으로 활용하기 위하여 상기 제1메모리의 저장용량은 상기 제2메모리의 저장용량보다 작은 것이 바람직하다.

한편, 상기 목적은, 본 발명에 따라, 제1클럭단 및 제2클럭단을 갖는 제1메모리와; 제3클럭단을 갖는 제2메모리와; 데이터의 입력을 위한 제1클럭신호를 상기 제1클럭단에 인가하고, 데이터의 출력을 위한 상기 제1클럭신호와 상이한 제2클럭신호를 상기 제2클럭단에 인가하고, 상기 제1메모리로부터 출력된 데이터의 입력 또는 출력을 위한 상기 제2클럭신호를 상기 제2메모리에 인가하는 제어부를 포함하는 데이터 처리장치에 의해 달성될 수 있다.

또한, 상기 목적은 본 발명의 다른 실시예에 따라, 제1데이터 입출력부 및 제2데이터 입출력부를 갖는 제1메모리와 제3데이터 입출력부를 갖는 제2메모리를 포함하는 데이터 처리장치의 제어방법에 있어서, 소정의 데이터를 제1클럭주파수에 따라 제1데이터 입출력부를 통하여 상기 제1메모리에 입력하는 단계와; 상기 입력된 데이터를 제2클럭주파수에 따라 상기 제2데이터 입출력부를 통하여 상기 제1메모리로부터 출력하는 단계와; 상기 출력된 데이터를 상기 제2클럭주파수에 따라 상기 제3데이터 입출력부를 통하여 상기 제2메모리에 입력하는 단계와; 상기 제2메모리에 입력된 데이터를 상기 제2클럭주파수에 따라 상기 제3데이터 입출력부를 통하여 상기 제2메모리로부터 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 처리장치의 제어방법에 의하여 달성될 수도 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 구성이 간단하고 크기가 작은 데이터 처리장치 및 그 제어방법이 제공된다.

또한, 본 발명에 따르면 용이하게 클럭주파수를 변환하는 동시에 최대한의 데이터 저장공간을 확보할 수 있는 데이터 처리장치 및 그 제어방법이 제공된다.

또한, 본 발명에 따르면 제조 원가가 절감되는 데이터 처리장치 및 그 제어방법이 제공된다.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다. 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙이도록 한다.

도 1은 본 발명의 일 실시예에 따른 데이터 처리장치의 제어블럭도이다.

도시된 바와 같이, 본 실시예에 따른 데이터 처리장치는 제1메모리(100)와 제2메모리(200) 및 이들을 제어하는 제어부(300)를 포함한다. 제1메모리(100) 및 제2메모리(200)는 저장된 데이터를 임의적으로 읽거나 변경시킬 수 있는 휘발성 메모리인 RAM(random access memory)로 구현될 수 있으며, 특히 전원이 공급되는 계속 되는 한 저장된 데이터를 계속 기억하는 정적 RAM(static random access memory)로 구현되는 것이 바람직하다. 본 실시예에 따른 제1메모리(100)와 제2메모리(200)는 복수의 클럭주파수에 따라 처리되는 데이터를 제어하기 위하여 클럭주파수를 변경시키는 역할을 한다. 본 명세서에서 데이터를 입력시키는 것은 통상적으로 데이터를 저장하거나 쓰는(write) 것을 의미하며, 데이터를 출력시키는 것은 데이터를 읽거나(read)나 독출하는 것을 포함하는 용어이다.

제1메모리(100)는 제1데이터 입출력부(110) 및 제2데이터 입출력부(120)를 포함한다. 제1데이터 입출력부(110)는 제1클럭단(111), 제1어드레스단(112), 제1데이터 입력단(113), 제1인에이블단(114) 및 제1데이터 출력단(115)로 구성된다. 제2데이터 입출력부(120) 역시 제2클럭단(121), 제2어드레스단(122), 제2데이터 입력단(123), 제2인에이블단(124) 및 제2데이터 출력단(125)을 포함한다. 제1데이터 입출력부(110)와 제2데이터 입출력부(120)는 데이터가 입력되고 출력되는 기본적인 단위가 된다. 즉, 제1메모리(100)로 데이터를 입력하면서 동시에 출력하는 것이 가능하다.

제1클럭단(111) 및 제2클럭단(121)은 데이터가 입력 또는 출력되기 위한 클럭신호(CLK1, CLK2)가 입력되는 단이다. 제1클럭단(111) 및 제2클럭단(121)으로 입력되는 클럭신호(CLK1, CLK2)는 동일한 클럭주파수를 가질 수도 있고, 상이한 주파수를 가질 수도 있다. 또한, 클럭신호(CLK1, CLK2)는 상이한 위상을 갖거나 상이한 진폭을 가질 수도 있다.

제1어드레이스단(112) 및 제2어드레스단(122)은 데이터가 입력 또는 출력되는 제1메모리(100) 내의 어드레스를 지시하는 어드레스 정보(ADDRESS 1, ADDRESS 2)가 입력되는 단이다. 예컨대, 제1메모리(100)가30bit의 데이터가 저장될 수 있는 공간을 64개 포함한다면, 어드레스단(112, 122)으로 입력되는 어드레스 정보(ADDRESS 1, ADDRESS 2)는1부터 64가 될 것이다. 데이터는 어드레스 정보(ADDRESS 1, ADDRESS 2)가 지정하는 어드레스에 저장되거나, 지정하는 어드레스로부터 외부로 읽혀지게 된다.

제1데이터 입력단(113) 및 제2데이터 입력단(123)은 저장될 데이터(DATA_IN1, DATA_IN2)가 입력되는 단이고, 제1데이터 출력단(115) 및 제2데이터 출력단(125)은 데이터(DATA_OUT1, DATA_OUT2)가 출력되는 단이다.

제1인에이블단(114) 및 제2인에이블단(124)은 데이터의 입력 또는 출력 중 어느 하나만을 활성화시키는 인에이블 신호(EN1, EN2)가 입력되는 단이다. 인에이블 신호(EN1, EN2)가 로우(low) 일 때 데이터가 입력되는 것으로 설정되는 경우 인에이블 신호(EN1, EN2)로 하이(high)가 입력된다면 데이터는 입력되지 않을 것이다. 반대로, 인에이블 신호(EN1, EN2)가 로우일 때 데이터가 출력되는 것으로 설정된 경우, 인에이블 신호로 하이가 입력되면 데이터는 출력되지 못한다.

제2메모리(200)는 제1메모리(100)와 연결되어 있으며, 제1메모리(100)로부터 출력되는 데이터를 저장한다. 제2메모리(200)는 제3데이터 입출력부(210)를 포함하고, 제3 클럭단(211), 제3어드레스단(212), 제3데이터 입력단(213), 제3인에이블단(214) 및 제3데이터 출력단(215)으로 구성된다. 제2메모리(200)는 하나의 데이터 입출력부(210)만을 가지기 때문에 제2메모리(200)는 데이터가 입력되거나 출력되는 하나의 동작만을 수행하며 데이터가 동시에 입력 및 출력될 수 없다. 즉, 제2메모 리(200)는 제1메모리(100)와는 달리 하나의 포트를 갖는 싱글 포트 메모리(single port memory)이다. 싱글 포트 메모리는 듀얼 포트 메모리보다 작은 개수의 포트를 가지기 때문에 동일한 저장용량을 갖는 경우 싱글 포트 메모리보다 물리적으로 적은 면적을 갖는다. 본 실시예에 따른 제2메모리(200)는 제1메모리(100)를 경유한 데이터를 저장하는 역할을 하므로 제1메모리(100)보다 큰 저장용량을 갖는 것이 바람직하다.

제어부(300)는 제1메모리(100) 및 제2메모리(200)의 각 단으로 각종 제어신호를 출력한다. 제어신호는 클럭신호(CLK1, CLK2), 어드레스 정보(ADDRESS 1, ADDRESS 2, ADDRESS 3) 및 인에이블 신호(EN1, EN2, EN3)를 포함하며, 데이터는 인에이블 신호(EN1, EN2, EN3) 및 클럭신호(CLK1, CLK2)에 따라 어드레스 정보(ADDRESS 1, ADDRESS 2, ADDRESS 3)가 지정하는 어드레스에 입력되거나 출력된다.

제어부(300)는 데이터의 클럭주파수를 변경시키 위하여 데이터를 제1클럭주파수에 따라 제1메모리(100)에 입력시키고, 제2클럭주파수에 따라 제1메모리(100)로부터 출력시킨다. 제1메모리(100)로부터 출력된 데이터는 제2클럭주파수에 따라 제2메모리(200)에 입력된 후 외부로 출력된다.

도 2는 본 실시예에 따른 데이터 처리장치의 제어방법을 설명하기 위한 신호파형도이다. 도2를 참조하여 데이터의 입출력을 상세하게 설명하면 다음과 같다.

(a)는 제1메모리(100)의 제1클럭단(111)로 출력되는 제1클럭신호(CLK1)를 도시한 것이고, (b) 및 (c)은 제1클럭신호(CLK1)에 따라 입력되는 어드레스 정 보(ADDRESS 1) 및 데이터(DATA_IN1)를 도시한 것이다. 1번 어드레스(A1)에 저장되는 데이터는 D1로 표시된다. (d)는 인에이블 신호(EN1)이며, 본 실시예에 따를 경우 인에이블 신호(EN1)가 로우일 때 제1메모리(100)로 데이터가 입력 즉, 라이트된다.

제1메모리(100)는 1번부터 64번까지의 어드레스를 가지며, 도면에는 도시의 간결함을 위하여 데이터가 1번부터 64번 어드레스까지 한 번 저장되는 경우의 어드레스 정보(A1~A64) 및 데이터(D1~D64) 만을 도시하였다. 데이터는 1번부터 64번 어드레스에 저장된 후 다시 1번 어드레스부터 반복적으로 저장된다.

제1메모리(100)의 31번 어드레스에 데이터(D31)가 입력되면, 제어부(300)는 제2클럭단(121)으로 인가되는 제2클럭신호(CLK2;(e))에 따라 어드레스 정보(ADDRESS 2; (f))를 제2어드레스단(122)으로 인가한다. 제2클럭신호(CLK2)의 클럭주파수는 도시된 바와 같이 제1클럭신호(CLK1)의 클럭주파수의 2배에 해당한다. 어드레스 정보(ADDRESS 2)는 1부터 64까지 순차적으로 인가되며, 하나의 어드레스는 두 번씩 반복된다. 즉, 어드레스 정보(ADDRESS 2)에 따라 데이터(DATA_OUT2)는 두 번씩 읽혀진다(i). 데이터가 제1메모리(100)에 입력 및 출력되는 동안 제1데이터 입출력부(110)의 제1데이터 출력단(115)으로는 데이터가 출력되지 않으며(미도시), 제2데이터 입출력부(120)의 제2데이터 입력단(123)으로는 데이터가 입력되지 않는다(g). 또한, 도시된 바와 같이, 데이터가 제1메모리(100)로부터 출력되는 동안에는 제2데이터 입출력단(120)의 제2인에이블단(124)으로는 하이 신호가 인가된다(h).

제1메모리(100)로 데이터가 입력된 후 데이터가 출력되는 시점은 제1클럭신호(CLK1)의 한 주기가 경과한 후부터 가능하다.

만약, 제2클럭주파수가 제1클럭주파수의 n배인 경우, 제1메모리(100)로부터 n번씩 데이터가 읽혀질 것이다. 여기서 n은 정수를 의미한다.

제1메모리(100)로부터 출력된 데이터는 제2클럭주파수를 갖는 제2클럭신호(CLK2; (j))에 따라 제2메모리(200)에 입력된다(l). 이때 어드레스 정보(ADDRESS 3)는 동일한 어드레스를 두 번씩 반복하고(k), 데이터(DATA_IN3)는 동일한 어드레스에 두 번씩 저장된다(j).

제2메모리(200)는 2048개의 어드레스를 가지며, 제1메모리(100)에 비하여 저장용량이 크다. 1번부터 2048번의 어드레스까지 데이터가 저장되면 동일한 제2클럭신호(CLK2)에 따라 제2메모리(200)로부터 데이터가 출력된다. 데이터가 출력될 때 어드레스 정보(ADDRESS 3)는 한 번씩 출력되고(k), 데이터(DATA_OUT3) 역시 한 번씩 읽혀진다(n). 인에이블 신호(EN3)은 데이터가 입력될 때는 로우로, 출력될 때는 하이로 출력된다(m).

도시된 바와 같이, 제2메모리(200)는 데이터의 입력이 완료된 뒤 데이터를 출력할 수 있다. 데이터의 입력이 완료되는 것은 제2메모리(200)의 모든 어드레스에 데이터가 저장되는 것을 의미하는 것은 아니며, 연속적인 데이터의 입력이 끝난 후 저장된 데이터의 출력이 가능하다는 것을 뜻한다. 결론적으로 1클럭주파수를 갖는 제1클럭신호(CLK1)에 따라 입력된 데이터는 제2클럭주파수를 갖는 제2클럭신호(CLK2)에 따라 출력된다.

도 3은 데이터 처리장치의 다른 실시예에 따른 제어방법을 설명하기 위한 신호파형도이다. 도3에 도시되어 있는 신호파형의 순서는 도2의 신호파형의 순서와 동일하며 중복되는 설명은 생략한다. 본 실시예에 따른 제1클럭주파수 및 제2클럭주파수는 동일하다. 제1클럭주파수를 갖는 제1클럭신호(CLK1)와 제2클럭주파수를 갖는 제2클럭신호(CLK2)는 동일한 진폭을 가지지만, 서로 상이한 위상을 갖는다. 클럭주파수가 상이한 경우뿐만 아니라 클럭신호(CLK1, CLK2)가 쉬프트 되어 위상만이 상이한 경우에도 도 1의 데이터 처리장치를 이용할 수 있다.

도 4는 본 발명에 따른 데이터 처리장치의 제어방법을 설명하기 위한 제어흐름도이다. 도 4를 참조하여 본 실시예에 따른 데이터 처리장치의 제어방법을 정리하면 다음과 같다.

우선, 클럭신호의 주파수 또는 위상을 변환하기 위하여 듀얼 포트 메모리에 해당하는 제1메모리(100)와 싱글 포트 메모리에 해당하는 제2메모리(200)를 마련한다(S10). 듀얼 포트로서 제1메모리(100)는 제1데이터 입출력부(110)와 제2데이터 입출력부(120)를 포함하고, 싱글 포트로서 제2메모리(200)는 제3데이터 입출력부(210)를 포함한다.

그런 다음 제1클럭주파수에 따라 데이터를 제1메모리(100)에 입력시킨다(S20). 데이터는 연속적으로 제1메모리(100)에 저장되며, 제어부(300)는 저장된 데이터를 제2클럭주파수에 따라 제1메모리(100)로부터 출력한다(S30). 즉, 제어부(300)는 제1클럭단(111)과 제2클럭단(121)에 동시에 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)를 인가하고, 제1어드레스단(112)과 제2어드레스단(122)에 어드레스 정보(ADDRESS 1, ADDRESS 2)를 인가함으로써 제1메모리(100)에서 데이터의 입출력이 동시에 수행되도록 한다. 제어부(300)는 제일 첫 번째 데이터가 제1메모리(100)에 저장되면, 즉, 제1클럭신호(CLK1)의 한 주기에 해당하는 시간이 경과하면 제2클럭단(121)에 제2클럭신호(CLK2)를, 제2어드레스단(122)에 어드레스 정보(ADDRESS 2)를 입력할 수 있다. 제2클럭신호(CLK2) 및 어드레스 정보(ADDRESS 2)에 의해 데이터는 제1메모리(100)로부터 출력된다. 어드레스 정보(ADDRESS 1, ADDRESS 2)는 데이터가 저장될 수 있는 제1메모리(100) 내의 저장장소의 처음(1)부터 마지막(64)까지 연속적으로 반복되며, 데이터는 어드레스 정보(ADDRESS 1, ADDRESS 2)에 따라 순차적으로 입력 및 출력된다. 제1메모리(100)를 경유하는 동안 데이터의 클럭주파수는 변환된다.

제1메모리(100)로부터 출력된 데이터는 제2메모리(200)에 제2클럭주파수에 따라 입력된다(S40). 제2메모리(200)는 클럭주파수가 변환된 데이터를 저장하는 역할을 하므로 제1메모리(100)에 비하여 저장용량이 큰 것이 바람직하다.

그런 다음, 제어부(300)는 제2메모리(200)에 저장된 데이터를 제2클럭주파수에 따라 출력한다(S50). 제2메모리(200)로부터 출력되는 데이터의 클럭주파수는 처음 제1메모리(100)에 입력되었을 때의 제1클럭주파수에서 변환된 제2클럭주파수이다. 도3에 따른 제어방법의 경우에는 클럭신호의 위상이 변경된다.

정리하면, 본 발명은 두 개의 메모리(100, 200)를 이용하여 데이터의 클럭주파수를 변경하거나, 클럭신호의 위상을 변경한다. 저장용량이 작지만 동시에 데이터의 입출력이 가능한 제1메모리(100)를 이용하여 클럭신호의 성질을 변환시키고, 저장용량이 큰 제2메모리(200)를 이용하여 많은 양의 데이터를 저장할 수 있다. 이로 인하여 종래의 구조적 복잡했던 회로를 간단히 하면서도 많은 용량의 데이터를 저장할 수 있는 장점이 있다.

도 5는 본 발명의 다른 실시예에 따른 타이밍 컨트롤러의 제어블럭도이다. 본 실시예에 따른 타이밍 컨트롤러(400)는 액정표시장치 또는 유기발광디스플레이장치에 사용되는 제어부의 하나로서, 외부로부터 입력되는 영상신호를 처리하여 표시패널에 인가하는 역할을 한다. 이러한 타이밍 컨트롤러(400)는 영상신호 및 각종 제어신호를 입력 받는 복수의 입력단과 이를 출력하는 복수의 출력단을 가진다.

도시된 바와 같이, 타이밍 컨트롤러(400)는 영상신호가 입력되는 입력단으로 LVDS Rx단(401)을 포함하고, 표시패널로 각종 신호를 출력하는 RSDS Tx단(402) 및 외부 메모리(500)로부터 데이터를 입력 받거나 외부 메모리(500)로 데이터를 출력하는 I/O단(403)을 포함한다. 또한, 상이한 기능을 수행하는 복수의 기능블럭(411, 412, 413)을 포함하며, 데이터를 버퍼링하는 버퍼부(450)를 포함할 수도 있다. 각 기능블럭(411, 412, 413)은 동일한 클럭주파수를 사용할 수도 있고, 상이한 클럭주파수를 사용할 수도 있다.

LVDS Rx단(401)을 통하여 입력되는 데이터는 제1기능블럭(411)으로 입력되기 전에 제1메모리와 제2메모리를 포함하는 제1메모리 유닛(420)을 경유하면서 클럭주파수가 변경된다. 제어부(430)는 도1의 제어부(300)와 동일한 역할을 한다.

또한, 타이밍 컨트롤러(400)는 제3기능블럭(413)과 I/O단(403) 사이에 또 다른 제2메모리 유닛(440)을 포함하며, 제2메모리 유닛(440)을 통하여 클럭주파수가 변경된다.

제2메모리 유닛(440)에 입력되는 제1클럭신호 및 제2클럭신호는 제어부(430)가 아닌 클럭생성부(460)로부터 생성 및 출력된다. 클럭생성부(460)는 독립적으로 또는 제어부(430)의 제어를 받아 특정 클럭주파수를 갖는 클럭신호를 생성할 수 있으며, PLL(phase locked loop) 등으로 구현될 수 있다. 제어부(430)은 클럭생성부를 내부에 포함할 수도 있다.

상술한 타이밍 컨트롤러(400)에 포함되어 있는 구성요소 및 입출력단은 하나의 예에 불과한 것으로 타이밍 컨트롤러(400)의 구성 및 기능은 상술한 것에 한정되지 않는다.

또한, 본 발명에 따른 데이터 처리장치는 표시장치에 사용되는 타이밍 컨트롤러뿐만 아니라 클럭주파수의 변환을 요하는 어떠한 컨트롤러, 칩, 회로 등에 사용될 수 있다.

비록 본 발명의 몇몇 실시예들이 도시되고 설명되었지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 당업자라면 본 발명의 원칙이나 정신에서 벗어나지 않으면서 본 실시예를 변형할 수 있음을 알 수 있을 것이다. 발명의 범위는 첨부된청구항과 그 균등물에 의해 정해질 것이다.

도 1은 본 발명의 일 실시예에 따른 데이터 처리장치의 제어블럭도이고,

도 2는 본 발명의 일 실시예에 따른 데이터 처리장치의 제어방법을 설명하기 위한 신호파형도이고,

도 3은 본 발명의 다른 실시예에 따른 데이터 처리장치의 제어방법을 설명하기 위한 신호파형도이고,

도 4는 본 발명에 따른 데이터 처리장치의 제어방법을 설명하기 위한 제어흐름도이고,

도 5는 본 발명의 다른 실시예에 따른 타이밍 컨트롤러의 제어블럭도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 제1메모리 110 : 제1데이터 입출력부

120 : 제2데이터 입출력부 200 : 제2메모리

210 : 제3메모리 입출력부 300 : 제어부

400 : 타이밍 컨트롤러 500 : 외부 메모리

Claims

제1데이터 입출력부 및 제2데이터 입출력부를 갖는 제1메모리와;

상기 제1메모리와 연결되어 있으며, 제3데이터 입출력부를 갖는 제2메모리와;

소정의 데이터를 제1데이터 입출력부를 통하여 제1클럭주파수에 따라 상기 제1메모리에 입력하고, 상기 입력된 데이터를 상기 제2데이터 입출력부를 통하여 제2클럭주파수에 따라 상기 제1메모리로부터 출력하고, 상기 출력된 데이터를 상기 제3데이터 입출력부를 통하여 상기 제2클럭주파수에 따라 상기 제2메모리에 입력 또는 출력하는 제어부를 포함하는 것을 특징으로 하는 데이터 처리장치.
제1항에 있어서,

상기 제1데이터 입출력부는 제1클럭단을 포함하고, 상기 제2데이터 입출력부는 제2클럭단을 포함하며,

상기 제어부는 상기 제1클럭주파수를 갖는 제1클럭신호를 상기 제1클럭단에 인가하는 동시에, 상기 제2클럭주파수를 갖는 제2클럭신호를 상기 제2클럭단에 인가하며, 데이터의 입력 및 출력이 동시에 이루어지도록 상기 제1메모리를 제어하는 것을 특징으로 하는 데이터 처리장치.
제2항에 있어서,

상기 입력된 데이터는 입력된 순서대로 상기 제1메모리로부터 출력되는 것을 특징으로 하는 데이터 처리장치.
제3항에 있어서,

상기 제3데이터 입출력부는 제3클럭단을 포함하고,

상기 제어부는 상기 제2클럭신호를 상기 제3클럭단에 인가하고,

데이터는 상기 제2클럭신호에 따라 상기 제2메모리에 입력 또는 출력되는 것을 특징으로 하는 데이터 처리장치.
제2항에 있어서,

상기 제1클럭주파수와 상기 제2클럭주파수는 상이한 것을 특징으로 하는 데이터 처리장치.
제5항에 있어서,

상기 제2클럭주파수는 상기 제1클럭주파수의 n배(n은 정수)인 것을 특징으로 하는 데이터 처리장치.
제6항에 있어서,

상기 제어부는 상기 제1메모리에 입력된 데이터를 상기 제2클럭신호에 따라 상기 제1메모리로부터 n번씩 출력하는 것을 특징으로 하는 데이터 처리장치.
제2항에 있어서,

상기 제1클럭주파수와 상기 제2클럭주파수는 동일하고, 상기 제1클럭신호와 상기 제2클럭신호의 위상은 서로 상이한 것을 특징으로 하는 데이터 처리장치.
제1항에 있어서,

상기 제1클럭주파수를 갖는 클럭신호와 상기 제2클럭주파수를 갖는 클럭신호 중 적어도 하나를 생성하는 클럭생성부를 더 포함하는 것을 특징으로 하는 데이터 처리장치.
제1항에 있어서,

상기 제1메모리의 저장용량은 상기 제2메모리의 저장용량보다 작은 것을 특징으로 하는 데이터 처리장치.
제1클럭단 및 제2클럭단을 갖는 제1메모리와;

제3클럭단을 갖는 제2메모리와;

데이터의 입력을 위한 제1클럭신호를 상기 제1클럭단에 인가하고, 데이터의 출력을 위한 상기 제1클럭신호와 상이한 제2클럭신호를 상기 제2클럭단에 인가하고, 상기 제1메모리로부터 출력된 데이터의 입력 또는 출력을 위한 상기 제2클럭신호를 상기 제2메모리에 인가하는 제어부를 포함하는 것을 특징으로 하는 데이터 처 리장치.
제11항에 있어서,

상기 제1클럭신호와 상기 제2클럭신호는 상기 제1메모리에 동시에 인가되며,

상기 제1메모리는 데이터의 입력 및 출력을 동시에 수행하는 것을 특징으로 하는 데이터 처리장치.
제11항에 있어서,

상기 제1클럭신호와 상기 제2클럭신호의 클럭주파수는 서로 상이한 것을 특징으로 하는 데이터 처리장치.
제11항에 있어서,

상기 제1클럭신호와 상기 제2클럭신호의 위상은 서로 상이한 것을 특징으로 하는 데이터 처리장치.
제1데이터 입출력부 및 제2데이터 입출력부를 갖는 제1메모리와 제3데이터 입출력부를 갖는 제2메모리를 포함하는 데이터 처리장치의 제어방법에 있어서,

소정의 데이터를 제1클럭주파수에 따라 제1데이터 입출력부를 통하여 상기 제1메모리에 입력하는 단계와;

상기 입력된 데이터를 제2클럭주파수에 따라 상기 제2데이터 입출력부를 통 하여 상기 제1메모리로부터 출력하는 단계와;

상기 출력된 데이터를 상기 제2클럭주파수에 따라 상기 제3데이터 입출력부를 통하여 상기 제2메모리에 입력하는 단계와;

상기 제2메모리에 입력된 데이터를 상기 제2클럭주파수에 따라 상기 제3데이터 입출력부를 통하여 상기 제2메모리로부터 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 처리장치의 제어방법.
제15항에 있어서,

상기 제2클럭주파수가 상기 제1클럭주파수의 n배(n은 정수)인 경우,

상기 입력된 데이터를 상기 제1메모리로부터 출력하는 단계는 상기 제2클럭주파수에 따라 n번씩 출력하는 것을 특징으로 하는 데이터 처리장치의 제어방법.
제15항에 있어서,

상기 제1클럭주파수와 상기 제2클럭주파수는 동일하고,

상기 제1클럭주파수를 갖는 제1클럭신호와 상기 제2클럭주파수를 갖는 제2클럭신호의 위상은 서로 상이한 것을 특징으로 하는 데이터 처리장치의 제어방법.