CN101436085A

CN101436085A - 使用存储器来改变数据相位或频率

Info

Publication number: CN101436085A
Application number: CNA2008100859698A
Authority: CN
Inventors: 朴宰亨; 金宇哲; 安益贤; 崔湳坤; 吕东铉; 韩永洙
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2007-11-13
Filing date: 2008-06-06
Publication date: 2009-05-20
Also published as: JP2009123190A; US20090125750A1; KR20090049349A

Abstract

一种数据处理设备包括：第一存储器，包括第一输入/输出端口和第二输入/输出端口；第二存储器，连接至第一存储器并包括第三输入/输出端口；控制器，控制第一和第二存储器执行以下操作：(a)通过第一输入/输出端口将数据写入第一存储器；(b)通过第二输入/输出端口从第一存储器读取数据；(c)通过第三输入/输出端口将从第一存储器读出的数据写入第二存储器；(d)通过第三输入/输出端口从第二存储器读取数据；以第一频率执行操作(a)，以第二频率执行每个操作(b)、(c)、(d)，其中，(i)第一频率不同于第二频率，或(ii)第一频率等于第二频率，但在每个操作(b)、(c)、(d)中，数据的相位与操作(a)中的不同。

Description

使用存储器来改变数据相位或频率

相关申请的交叉参考

本申请要求于2007年11月13日向韩国知识产权局提交的韩国专利申请第10-2007-115575号的优先权，通过引证其公开的内容结合于此。

技术领域

本发明涉及可以用于将数据从一个频率或相位转换为另一频率或相位的存储系统。

背景技术

在数据处理过程中，可以以不同的时钟频率执行不同的操作，并且可能需要改变数据频率。例如，计算机显示在功能上变得越来越多样化，并且可以以不同的频率对图像数据执行不同的功能。静态随机存取存储器(SRAM)可以用于数据频率转换。可以使用单端口SRAM(SPSRAM)或双端口SRAM(DPSRAM)。可以同时对DPSRAM进行读取和写入，但是其面积是相同容量的SPSRAM的两倍或更多倍。这是显著不利的，这是由于在电路板上可用的空间有限，尤其是由于显示器尺寸已越来越大，从而需要更大的存储器来存储图像数据。

发明内容

这个部分概述了本发明的一些实施例的一些特征。其他特征在随后的部分中进行描述。本发明由所附权利要求限定。

本发明的一些实施例提供了一种具有简单配置和小尺寸的数据处理设备，其可以使用简单的操作来改变数据频率并具有大的数据存储量。

因此，一些实施例提供了一种数据处理设备，包括：第一存储器，包括第一输入/输出端口和第二输入/输出端口；第二存储器，连接至第一存储器并包括第三输入/输出端口；以及控制器，用于控制第一和第二存储器执行以下操作：(a)通过第一输入/输出端口将数据写入第一存储器；(b)通过第二输入/输出端口从第一存储器读取数据；(c)通过第三输入/输出端口将从第一存储器读出的数据写入第二存储器；以及(d)通过第三输入/输出端口从第二存储器读取数据；其中，以第一频率执行操作(a)以及均以第二频率执行操作(b)、(c)、(d)中的每一个操作，其中，(i)第一频率不同于第二频率，或者(ii)第一频率等于第二频率，但是在操作(b)、(c)和(d)中的每个操作中，数据的相位与操作(a)中的有所不同。

在一些实施例中，第一输入/输出端口包括用于接收用于使操作(a)同步的时钟信号的第一时钟端，以及第二输入/输出端口包括用于接收用于使操作(b)同步的时钟信号的第二时钟端，以及其中，控制器将第一时钟信号施加至第一时钟端，并同时将第二时钟信号施加至第二时钟端，第一和第二时钟信号的相位或频率不同，并且控制器控制第一存储器以使操作(a)和(b)交迭。

在一些实施例中，以写入第一存储器的顺序从第一存储器中来顺序地读取数据。

在一些实施例中，第三输入/输出端口包括用于使操作(c)和(d)同步的第三时钟端，并且控制器将第二时钟信号施加至第三时钟端。

在一些实施例中，第一频率不同于第二频率。

在一些实施例中，第二频率为第一频率的n倍，其中，n为大于1的整数。

在一些实施例中，以第二频率n次从第一存储器读取数据。

在一些实施例中，第一和第二时钟信号具有相同的频率，但是相位不同。

一些实施例包括：时钟发生器，用于产生具有不同频率的第一和第二时钟信号。

在一些实施例中，第一存储器具有比第二存储器小的容量。

一些实施例提供了一种数据处理设备，包括：第一存储器，包括第一时钟端和第二时钟端；第二存储器，包括第三时钟端；以及控制器，用于将第一时钟信号提供给第一时钟端以将数据写入第一存储器，以及将第二时钟信号提供给第二时钟端以从第一存储单元读取数据，第二时钟信号不同于第一时钟信号，并且用于将第二时钟信号提供给第二存储器，以将从第一存储器读出的数据写入第二存储器以及从第二存储器读取数据。

在一些实施例中，第一时钟信号和第二时钟信号被同时施加至第一存储器，以同时对第一存储器进行写入和读取。

在一些实施例中，第一和第二时钟信号的频率不同。

在一些实施例中，第一和第二时钟信号的相位不同。

一些实施例提供了一种用于控制数据处理设备的方法，数据处理设备包括第一存储器，第一存储器包括第一输入/输出端口和第二输入/输出端口，该数据处理设备还包括第二存储器，第二存储器包括第三输入/输出端口，该方法包括：(a)通过第一输入/输出端口将数据写入第一存储器；(b)通过第二输入/输出端口从第一存储器读取数据；(c)通过第三输入/输出端口将从第一存储器读出的数据写入第二存储器；以及(d)通过第三输入/输出端口从第二存储器读取数据；其中，以相同的频率执行操作(b)、(c)、(d)。

在一些实施例中，以第一频率执行操作(a)，并且执行操作(b)、(c)、(d)的频率是为第一频率的n倍的第二频率，其中，n为大于1的整数，以及在操作(b)中，以第二频率n次从第一存储器读取数据。

在一些实施例中，以与操作(b)、(c)、(d)相同的频率执行操作(a)，所述频率是使操作(a)同步的第一时钟信号的频率，并且也是使操作(b)、(c)、(d)同步的第二时钟信号的频率，第一和第二时钟信号的相位不同。

附图说明

图1是根据本发明的示例性实施例的存储系统的框图。

图2是示出根据本发明的示例性实施例的存储系统的操作的一组时序图。

图3是示出根据本发明的示例性实施例的存储系统的操作的一组时序图。

图4是示出根据本发明的示例性实施例的存储系统的操作的流程图。

图5是结合了根据本发明的示例性实施例的存储系统的时序控制器的框图。

具体实施方式

图1是根据本发明示例性实施例的数据处理设备的框图。图1的数据处理设备是包括第一存储器100、第二存储器200、和控制第一存储器100和第二存储器200的控制器300的存储系统。第一存储器100和第二存储器200可以是易失性随机存取存储器(RAM)，即，可以以任意顺序对其存储单元(location)进行读取和写入的存储器。具体地，第一存储器100和第二存储器200可以是静态随机存取存储器(SRAM)，即，在供电时其存储单元可以持续保持数据的存储器。

第一存储器100包括第一输入/输出端口110和第二输入/输出端口120。第一输入/输出端口110包括第一时钟端111、第一地址端112、第一数据输入端口113、第一使能端口114以及第一数据输出端口115。第二输入/输出端口120包括第二时钟端121、第二地址端122、第二数据输入端口123、第二使能端口124以及第二数据输出端口125。第一输入/输出端口110和第二输入/输出端口120可以并行使用以同时访问第一存储器100。

第一时钟端111和第二时钟端121接收用于对读取和写入操作进行计时的相应的时钟信号CLK1和CLK2。时钟信号CLK1和CLK2可以具有相同或不同的时钟频率。此外，时钟信号CLK1和CLK2的相位或振幅可以不同。

第一地址端112和第二地址端122接收指示关于第一存储器100的读取和写入地址的相应的地址信息ADDRESS1和ADDRESS2。在一些实施例中，例如，第一存储器100包括64个可寻址的存储单元，其中的每一个都可以存储30位数据，并且地址ADDRESS1和ADDRESS2中的每一个都可以具有从1至64的任何值。可以在由地址信息ADDRESS1和ADDRESS2指定的地址处对数据进行读取和写入。

第一数据输入端口113和第二数据输入端口123可以接收被分别示为DATA_IN1和DATA_IN2的读取数据，以及第一数据输出端口115和第二数据输出端口125可以提供被分别示为DATA_OUT1和DATA_OUT2的写入数据。

第一使能端口114和第二使能端口124接收指定读取操作或写入操作的相应的使能信号EN1和EN2。对于写入操作，相应的使能信号EN1和EN2为低。当写入操作未进行时，相应的使能信号EN1和EN2为高。在其他的实施例中，相应的使能信号EN1和EN2对于读取操作为低，而在读取操作未进行时为高。

第二存储器200连接至第一存储器100以存储从第一存储器100读出的数据。第二存储器200包括第三输入/输出端口210，其包括第三时钟端211、第三地址端212(用于地址信息ADDRESS3)、第三数据输入端口213、第三使能端口214(用于使能信号EN3)以及第三数据输出端口215。第二存储器200是只具有一个输入/输出端口210的单端口存储器，因此第二存储器200在任意给定时间只能执行一个读取或写入操作。因而，不能在同一时间对第二存储器200进行读取和写入。相反，第一存储器100是双端口的。由于单端口存储器具有比双端口存储器少的端口，所以单端口存储器具有比相同容量的双端口存储器小的物理面积。在该实施例中，第二存储器200存储通过了第一存储器100的数据，并且第二存储器200可具有比第一存储器100大的容量。

控制器300将控制信号输出至第一存储器100和第二存储器200的端口。这些控制信号包括时钟信号CLK1和CLK2、地址信息ADDRESS1、ADDRESS2和ADDRESS3、以及使能信号EN1、EN2和EN3。在由使能信号EN1、EN2和EN3以及时钟信号CLK1和CLK2指定的地址信息ADDRESS1、ADDRESS2、和ADDRESS3表明的地址处进行数据的读取和写入。

控制器300可以控制第一存储器100以第一时钟频率接收数据以及以第二时钟频率提供数据，从而可能改变数据频率。从第一存储器100读出的数据被以第二时钟频率写入第二存储器200，然后被读出用于外部使用。

图2包括示出了根据本发明的一个实施例的存储系统的操作的信号波形图(a)至(n)。曲线图(a)示出了被提供给第一存储器100的第一时钟端111的第一时钟信号CLK1。曲线图(b)和(c)示出了与第一时钟信号CLK1同时提供的地址信息ADDRESS1和数据DATA-IN1。地址信息ADDRESS1包括地址A1、A2、...、A64的序列。数据DATA-IN1包括将被存储到相应的地址A1、A2、...、A64处的数据片D1、D2、...、D64。曲线图(d)示出了使能信号EN1。根据本实施例，当使能信号EN1低时，将数据DATA-IN1写入第一存储器100。

第一存储器100包括具有地址A1至A64的64个可寻址存储单元。在所示的实例中，数据D1至D64可以被存储在相应的地址A1至A64处。可以从地址A1开始再次存储后面的数据。

当将数据D31写入第一存储器100的第31个地址A31时，控制器300与施加给第二时钟端121的第二时钟信号CLK2同步地将地址信息ADDRESS2(曲线图(f))施加给第二地址端122。如图2所示，第二时钟信号CLK2的频率是第一时钟信号CLK1的频率的两倍。

地址信息ADDRESS2顺序地指示64个地址A1至A64。在第二时钟信号CLK2的两个连续周期中施加这些地址中的每一个。因此，如曲线图(i)所示，存储单元A1至A64中的每一个都被两次读取到第二数据输出端125(端DATA_OUT2)。当数据被经由第一输入/输出端口110写入并在第二输入/输出端口120处被读出，并未使用第一数据输出端口115和第二数据输入端口123。曲线图(g)示出了在第二数据输入端口123上并未发生任何动作。此外，当将数据读出第一存储器100，如曲线图(h)所示向第二输入/输出端口120的第二使能端口124施加了高信号。

当将数据写入第一存储器100的任何存储单元A1、...、A64时，在第一时钟信号CLK1的一个周期之后，可以将数据从这个存储单元读出。

如果第二时钟频率(即，第二时钟信号CLK2的频率)是第一时钟频率(第一时钟信号CLK1的频率)的n倍，则n次从第一存储器100读取该数据，其中，n为某个整数。

从第一存储器100读出的数据与具有第二时钟频率的第二时钟信号CLK2(曲线图(j))同步地被写入到第二存储器200中(曲线图(1))。在该操作中，地址信息ADDRESS3在第二时钟信号CLK2(曲线图(k))的两个周期期间提供相同的地址，并且同一数据DATA-IN3被两次写入这个地址(曲线图(l))。

第二存储器200包括2048个可寻址的存储单元，并具有比第一存储器100大的容量。从第一存储单元开始写入数据并且一直持续到第2048个存储单元，然后与同一第二时钟信号CLK2同步地从第二存储器200读出该数据。在数据被读出时，地址信息ADDRESS3在第二时钟信号CLK2的一个时钟周期中提供每个地址(曲线图(k))，因此，每个存储单元都被读取到第三数据输出端DATA-OUT3一次(曲线图(n))。当数据被写入时，使能信号EN3为低；以及当数据被读取时，使能信号EN3为高(曲线图(m))。

即使后续的数据正被写入第一存储器100，第二存储器200仍可以提供数据。数据以第一时钟频率与第一时钟信号CLK1同步地被写入到图1的存储系统中，并且以第二时钟频率与第二时钟信号CLK2同步地被读出。

图3包括示出了关于另一个示例性实施例的与图2相同信号的信号波形图(a’)至(n’)。曲线图(a’)至(n’)示出了与图2中的曲线图(a)至(n)相同的各信号，并且将不再进一步对这些信号进行描述。在图3的实例中，第一和第二时钟信号CLK1、CLK2具有相同的频率(即，第一时钟频率等于第二时钟频率)。第一和第二时钟信号CLK1、CLK2还具有相同的幅值，但是它们的相位不同。从而，图1的存储系统不仅能够改变数据频率，还能改变相位，同时时钟信号CLK1和CLK2相对于彼此而错开。

图4是示出根据本发明一些实施例的图1的存储系统的操作的流程图。根据图4，第一存储器(100)具有至少两个端口，第二存储器(200)具有至少一个端口。这两个存储器将用于改变数据频率，但是还可以用于改变数据相位而不改变频率。第一存储器包括第一输入/输出端口110和第二输入/输出端口120，以及第二存储器200包括第三输入/输出端口210。

数据被以第一时钟频率连续写入第一存储器100中(步骤S20)。控制器300使所存储的数据能够以第二时钟频率从第一存储器100被读取(步骤S30)。具体地，控制器300同时地将第一时钟信号CLK1提供给第一时钟端111、将第二时钟信号CLK2提供给第二时钟端121、将地址信息ADDRESS1提供给第一地址端112以及将地址信息ADDRESS2提供给第二地址端122。因此，第一存储器100同时执行读取和写入操作。当将任何数据存储到第一存储器100中时，可以在第一时钟信号CLK1的一个周期之后将该数据读出。控制器300将第二时钟信号CLK2提供至第二时钟端121以及将地址信息ADDRESS2提供至第二地址端122，从而实现了读取操作。可以以回绕的连续方式将地址序列A1至A64作为信息ADDRESS1和ADDRESS2而重复提供给第一存储器100；在对应地址处连续地对数据进行写入和读取。数据频率在数据通过第一存储器100时被改变。

以第二时钟频率将从第一存储器100读出的数据写入第二存储器200(步骤S40)。为了使第二存储器200能够以第二频率存储数据，第二存储器200可能需要大于第一存储器100的容量。

然后，控制器300使第二存储器200以第二时钟频率提供数据(步骤S50)。

如果第一和第二时钟CLK1、CLK2具有相同的频率但不同的相位，则操作类似。

如上所述，在本发明的一些实施例中，使用两个存储器100和200来改变数据相位或频率。更具体地，通过具有小容量的第一存储器100传送数据改变了相位或频率。同时，可以在具有大容量的第二存储器200中存储大量的数据。因此，可以使用简单的电路来存储大量数据。

图5是根据本发明的示例性实施例的时序控制器400的框图。时序控制器400可以用于液晶显示器或有机发光显示器中来处理从外部源接收到的图像信号，以在显示面板上进行显示。时序控制器400包括接收图像信号和各种控制信号的多个输入端口和输出这些信号的多个输出端口。

如图5所示，时序控制器400包括：LVDSRx端401，作为接收图像信号的输入端口；RSDS Tx端402，将各种信号输出至显示面板；以及I/O端口403，通过其从外部存储器500读取数据或将数据写入外部存储器。此外，时序控制器400包括功能块411、412和413，并且可以包括用于进行数据缓冲的缓冲器450。功能块411、412和413可以使用相同或不同的时钟频率。

在将在LVDS Rx端401处接收到的数据提供至第一功能块411前，通过包括第一存储器和第二存储器的第一存储系统420传送数据改变了数据频率。

时序控制器400还包括在第三功能块413和I/O端口403之间的第二存储系统440。数据频率通过第二存储系统440被改变。

第二存储系统440由控制器430控制。第二存储系统440使用由时钟发生器460产生的第一时钟信号和第二时钟信号，其中，时钟发生器可以是或也可以不是控制器430的部件。时钟发生器460可以使用锁相环(PLL)或以一些其他方式来产生所需频率的时钟信号。

本发明并不限于图5所示的特定的时序控制器400。此外，本发明不限于显示器，而是可应用于其中需要进行数据相位或频率的转换的其他电路。一些实施例具有如上所述的小尺寸和简单构造。可以提供高可靠性和大的数据存储能力。在一些实施例中，制造成本很低。

本发明不限于上述实施例，而是由所附权利要求限定。

Claims

1.一种数据处理设备，包括：

第一存储器，包括第一输入/输出端口和第二输入/输出端口；

第二存储器，连接至所述第一存储器并包括第三输入/输出端口；以及

控制器，用于控制所述第一存储和所述第二存储器执行以下操作：

(a)通过所述第一输入/输出端口将数据写入所述第一存储器；

(b)通过所述第二输入/输出端口从所述第一存储器读取所述数据；

(c)通过所述第三输入/输出端口将从所述第一存储器读出的所述数据写入所述第二存储器；以及

(d)通过所述第三输入/输出端口从所述第二存储器读取所述数据；

其中，以第一频率执行所述操作(a)，以及均以第二频率执行所述操作(b)、(c)、(d)中的每一个，其中，

(i)所述第一频率不同于所述第二频率，或者

(ii)所述第一频率等于所述第二频率，但是在所述操作(b)、(c)、(d)中的每个操作中，所述数据的相位与所述操作(a)中的有所不同。

2.根据权利要求1所述的数据处理设备，其中，所述第一输入/输出端口包括用于接收用于使所述操作(a)同步的时钟信号的第一时钟端，以及所述第二输入/输出端口包括用于接收用于使所述操作(b)同步的时钟信号的第二时钟端，以及其中，所述控制器将第一时钟信号施加至所述第一时钟端，并同时将第二时钟信号施加至所述第二时钟端，所述第一时钟信号和所述第二时钟信号的相位或频率不同，并且所述控制器控制所述第一存储器以使所述操作(a)和(b)交迭。

3.根据权利要求2所述的数据处理设备，其中，以写入所述第一存储器的顺序从所述第一存储器中顺序地读取所述数据。

4.根据权利要求3所述的数据处理设备，其中，所述第三输入/输出端口包括用于使所述操作(c)和(d)同步的第三时钟端，并且所述控制器将所述第二时钟信号施加至所述第三时钟端。

5.根据权利要求1所述的数据处理设备，其中，所述第一频率不同于所述第二频率。

6.根据权利要求5所述的数据处理设备，其中，所述第二频率为所述第一频率的n倍，其中，n为大于1的整数。

7.根据权利要求6所述的数据处理设备，其中，以所述第二频率从所述第一存储器读取所述数据n次。

8.根据权利要求2所述的数据处理设备，其中，所述第一时钟信号和所述第二时钟信号具有相同的频率，但是相位不同。

9.根据权利要求2所述的数据处理设备，进一步包括：时钟发生器，用于产生具有不同频率的所述第一时钟信号和所述第二时钟信号。

10.根据权利要求1所述的数据处理设备，其中，所述第一存储器具有比所述第二存储器小的容量。

11.一种数据处理设备，包括：

第一存储器，包括第一时钟端和第二时钟端；

第二存储器，包括第三时钟端；以及

控制器，用于将第一时钟信号提供至所述第一时钟端以将数据写入所述第一存储器，以及将第二时钟信号提供至所述第二时钟端以从所述第一存储器读取数据，所述第二时钟信号不同于所述第一时钟信号，并且所述控制器用于将所述第二时钟信号提供至所述第二存储器，以将从所述第一存储器读出的所述数据写入所述第二存储器以及从所述第二存储器读取所述数据。

12.根据权利要求11所述的数据处理设备，其中，所述第一时钟信号和所述第二时钟信号被同时施加至所述第一存储器，以同时对所述第一存储器进行写入和读取。

13.根据权利要求11所述的数据处理设备，其中，所述第一时钟信号和所述第二时钟信号的频率不同。

14.根据权利要求11所述的数据处理设备，其中，所述第一时钟信号和所述第二时钟信号的相位不同。

15.一种用于控制数据处理设备的方法，所述数据处理设备包括第一存储器，所述第一存储器包括第一输入/输出端口和第二输入/输出端口，所述数据处理设备还包括第二存储器，所述第二存储器包括第三输入/输出端口，所述方法包括：

(a)通过所述第一输入/输出端口将数据写入所述第一存储器；

其中，以相同的频率执行所述操作(b)、(c)、(d)。

16.根据权利要求15所述的方法，其中，以第一频率执行所述操作(a)，并且执行所述操作(b)、(c)、(d)的频率是为所述第一频率的n倍的第二频率，其中，n为大于1的整数，以及在所述操作(b)中，以所述第二频率从所述第一存储器读取所述数据n次。

17.根据权利要求15所述的方法，其中，以与所述操作(b)、(c)、(d)相同的频率执行所述操作(a)，所述频率是使所述操作(a)同步的第一时钟信号的频率，并且也是使所述操作(b)、(c)、(d)同步的第二时钟信号的频率，所述第一时钟信号和所述第二时钟信号的相位不同。