JP4517741B2 - 記憶装置 - Google Patents
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Description
さらに、データ記憶状態がエンプティ状態の非同期FIFO部に優先的に読み出したデータを送る第1読み出し方式と、データ記憶状態がフル状態の非同期FIFO部に読み出したデータを送らないようにする第2読み出し方式とを用いて、シングルポートメモリから読み出したデータを送るデータアンパック部を選択しているので、データの読み出しを効率的に行うことができる。
・n≧(ライトクロック周波数+すべてのリードクロック周波数の合計)/前記シングルポートメモリの動作クロック周波数 (1)
この関係式(1)は、関係式(2)のように表すこともできる。
n≧(CW+CR1+CR2+ ・・・)/CM (2)
関係式(2)において、CWはライトクロック周波数(Hz)、CRxはリードクロック周波数(Hz)、CMはメモリ動作クロック周波数(Hz)をそれぞれ表す。
・n≧(50+50+100)/50=4
となるので、最低パッキング数n=4が必要となる。
2)のEmptyポート優先方式は、リードポート24A、24Bの非同期FIFOメモリ30A、30Bのフラグを参照して、データの足りないところに優先的にデータを割り当てるという方式である。
3)のFullポート除外方式は、リードポート24A、24Bの非同期FIFOメモリ30A、30Bのフラグを参照して、Fullになっているポートを除外して他のポートにリードを優先的に割り当てるという方式である。なお、メモリアドレスの選択方式はここで上げた例に限られず他のアドレス選択方式を用いてもよい。
22 シングルポートメモリ
23 データパック部
24A、24B リードポート
25A、25B データアンパック部
26 フラグ制御
27 メモリアドレス制御部
28 ライトポート
Claims (3)
- データの書き込みと読み出しとを同一のポートで行うシングルポートメモリと、
前記シングルポートメモリに書き込むデータを入力するライトポートと、
前記シングルポートから読み出したデータを出力する複数のリードポートと、
前記ライトポートから入力した複数個のデータをパッキングし、該パッキングしたデータを前記シングルポートメモリに送って前記シングルポートメモリに記憶させるデータパック部と、
前記シングルポートメモリから読み出された、パッキングされたデータを記憶する非同期FIFOをそれぞれ備え、前記非同期FIFOに記憶されたパッキングされたデータをアンパッキングして対応するリードポートに送る、前記複数のリードポートに対応してそれぞれ設けられた複数のデータアンパック部と、
前記シングルポートメモリのデータを書き込むアドレスを示すライトアドレスと、前記シングルポートメモリから読み出すデータのアドレスを示すリードアドレスとを選択的に前記シングルポートメモリに送って前記シングルポートメモリへのデータの書き込みと前記シングルポートメモリからのデータの読み出しとを制御すると共に、非同期FIFOのデータ記憶状態がフル状態にある場合に、対応するデータアンパック部から送られるデータ記憶状態がフルの状態を示す信号と、非同期FIFOのデータ記憶状態がエンプティ状態にある場合に、対応するデータアンパック部から送られるデータ記憶状態がエンプティの状態を示す信号とを参照して、データ記憶状態がエンプティ状態の非同期FIFO部を選択し、選択した非同期FIFO部に優先的にデータを送るように前記シングルポートメモリからのデータの読み出しを制御する第1読み出し方式と、データ記憶状態がフル状態の非同期FIFO部にデータを送らないように前記シングルポートメモリからのデータの読み出しを制御する第2読み出し方式とを用いて、前記シングルポートメモリから読み出されたデータの送り先を制御するメモリアドレス制御部と、
を有することを特徴とする記憶装置。 - 前記複数のリードポートは、それぞれ周波数の異なる読み出しクロックに同期してデータを出力することを特徴とする請求項1記載の記憶装置。
- 前記データパック部がパッキングする複数個のデータのデータ数n(nは、任意の整数)は、前記ライトポートの動作クロック(ライトクロック)の周波数をCw、前記シングルポートメモリの動作クロック(システムクロック)の周波数をCm、前記複数のリードポートのそれぞれの動作クロック(リードクロック)の周波数の和をCrxとした場合に、
n≧(Cw+Crx)/Cm
の関係を満たすことを特徴とする請求項1又は2記載の記憶装置。
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