JP2003271378A - 記憶装置 - Google Patents
記憶装置Info
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- JP2003271378A JP2003271378A JP2002072020A JP2002072020A JP2003271378A JP 2003271378 A JP2003271378 A JP 2003271378A JP 2002072020 A JP2002072020 A JP 2002072020A JP 2002072020 A JP2002072020 A JP 2002072020A JP 2003271378 A JP2003271378 A JP 2003271378A
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Abstract
(57)【要約】
【課題】 シングルポートメモリを用いるＦＩＦＯ型の
記憶装置であっても連続書き込み処理を行うことができ
るようにすること。 【解決手段】 本発明の記憶装置は、データの書き込み
と読み出しとを同じポートで行うシングルポートメモリ
である１ｐｏｒｔＲＡＭ１と、データをｎ（ｎは２以上
の自然数）個単位でパッキングして１ｐｏｒｔＲＡＭ１
への書き込みと読み出しとを制御する制御部２とを備え
ており、この制御部２によって、データのｎ個が入力さ
れるサイクルの間に、ｎ個のデータの１ｐｏｒｔＲＡＭ
１への書き込みと読み出しとを行うものである。
記憶装置であっても連続書き込み処理を行うことができ
るようにすること。 【解決手段】 本発明の記憶装置は、データの書き込み
と読み出しとを同じポートで行うシングルポートメモリ
である１ｐｏｒｔＲＡＭ１と、データをｎ（ｎは２以上
の自然数）個単位でパッキングして１ｐｏｒｔＲＡＭ１
への書き込みと読み出しとを制御する制御部２とを備え
ており、この制御部２によって、データのｎ個が入力さ
れるサイクルの間に、ｎ個のデータの１ｐｏｒｔＲＡＭ
１への書き込みと読み出しとを行うものである。
Description
【０００１】
【発明の属する技術分野】本発明は、シングルポートメ
モリを用いて外部機器に対する連続データ転送を実現す
る記憶装置に関する。
モリを用いて外部機器に対する連続データ転送を実現す
る記憶装置に関する。
【０００２】
【従来の技術】一般に、画像データや音声データを処理
する情報処理機器において、回路ブロック間でのデータ
転送時の動作タイミングを調整するために、入力側動作
と出力側動作が非同期に実現できるＦＩＦＯ(First In
First Out)型の記憶装置が使用されている。
する情報処理機器において、回路ブロック間でのデータ
転送時の動作タイミングを調整するために、入力側動作
と出力側動作が非同期に実現できるＦＩＦＯ(First In
First Out)型の記憶装置が使用されている。
【０００３】ＦＩＦＯは、データの入力(書き込み)と出
力(読み出し)とが同時に(すなわち、互いに非同期に)行
えるデュアルポートメモリを備えており、このデュアル
ポートメモリに対するデータの入力、出力動作はそれぞ
れの制御部により非同期に制御される。しかし、一般に
デュアルポートメモリは、シングルポートメモリに比べ
て回路規模が大きくまた高価であるため、ＦＩＦＯ型記
憶装置の回路規模が大きくなり、製造コストも高くな
る。
力(読み出し)とが同時に(すなわち、互いに非同期に)行
えるデュアルポートメモリを備えており、このデュアル
ポートメモリに対するデータの入力、出力動作はそれぞ
れの制御部により非同期に制御される。しかし、一般に
デュアルポートメモリは、シングルポートメモリに比べ
て回路規模が大きくまた高価であるため、ＦＩＦＯ型記
憶装置の回路規模が大きくなり、製造コストも高くな
る。
【０００４】この問題点を解消する方法として、シング
ルポートメモリを用いたＦＩＦＯ型記憶装置が特開２０
０１−１３４４２１号公報に提案されている。この発明
では、シングルポートメモリを用いてＦＩＦＯ型記憶装
置を構成している。
ルポートメモリを用いたＦＩＦＯ型記憶装置が特開２０
０１−１３４４２１号公報に提案されている。この発明
では、シングルポートメモリを用いてＦＩＦＯ型記憶装
置を構成している。
【０００５】上記公報に記載されるＦＩＦＯ型記憶装置
は、一時にデータの書き込み又は読み出し動作のいずれ
かのみが可能なシングルポートメモリと、データの書き
込み又は読み出し動作を非同期に実行可能なデュアルポ
ートメモリと、シングルポートメモリおよびデュアルポ
ートメモリに対するデータの書き込み及び読み出し動作
を制御する制御手段とを備え、制御手段は、入力ポート
を介して入力したデータを第１のクロックに同期してシ
ングルポートメモリに書きこみ、シングルポートメモリ
へ書き込みを行わない期間においては、第１のクロック
に同期してシングルポートメモリに蓄えられたデータを
読み出してデュアルポートメモリに書きこむ。
は、一時にデータの書き込み又は読み出し動作のいずれ
かのみが可能なシングルポートメモリと、データの書き
込み又は読み出し動作を非同期に実行可能なデュアルポ
ートメモリと、シングルポートメモリおよびデュアルポ
ートメモリに対するデータの書き込み及び読み出し動作
を制御する制御手段とを備え、制御手段は、入力ポート
を介して入力したデータを第１のクロックに同期してシ
ングルポートメモリに書きこみ、シングルポートメモリ
へ書き込みを行わない期間においては、第１のクロック
に同期してシングルポートメモリに蓄えられたデータを
読み出してデュアルポートメモリに書きこむ。
【０００６】また、制御手段は、外部装置からデュアル
ポートメモリへ読み出し要求があったときに、第２のク
ロックに同期してデュアルポートメモリからデータを読
み出して出力ポートを介して出力するように、両メモリ
を制御する。
ポートメモリへ読み出し要求があったときに、第２のク
ロックに同期してデュアルポートメモリからデータを読
み出して出力ポートを介して出力するように、両メモリ
を制御する。
【０００７】
【発明が解決しようとする課題】ここで、非同期ＦＩＦ
Ｏメモリは、通常書き込み/読み出しを非同期に実行可
能なメモリであるため、書き込み可能な空き容量/書き
込み済みのデータ容量がそれぞれ十分ある場合、1ワー
ド/サイクルの連続的な書き込み/読み出しが可能でなけ
ればならない。しかしながら、特開２００１−１３４４
２１号公報に開示される記憶装置では、連続的に書き込
み処理が発生した場合に、シングルポートメモリが書き
込み処理で占有されてしまうため、この間の読み出し処
理が実行できなくなり、データが空で無いにも関わら
ず、読み出しが行えないという問題が発生する。
Ｏメモリは、通常書き込み/読み出しを非同期に実行可
能なメモリであるため、書き込み可能な空き容量/書き
込み済みのデータ容量がそれぞれ十分ある場合、1ワー
ド/サイクルの連続的な書き込み/読み出しが可能でなけ
ればならない。しかしながら、特開２００１−１３４４
２１号公報に開示される記憶装置では、連続的に書き込
み処理が発生した場合に、シングルポートメモリが書き
込み処理で占有されてしまうため、この間の読み出し処
理が実行できなくなり、データが空で無いにも関わら
ず、読み出しが行えないという問題が発生する。
【０００８】
【課題を解決するための手段】本発明は、このような課
題を解決するために成されたものである。すなわち、本
発明の記憶装置は、データの書き込みと読み出しとを同
じポートで行うシングルポートメモリと、データをｎ
（ｎは２以上の自然数）個単位でパッキングしてシング
ルポートメモリへの書き込みと読み出しとを制御する制
御手段とを備えており、この制御手段によって、データ
のｎ個が入力されるサイクルの間にこのｎ個のデータの
シングルポートメモリへの書き込みと読み出しとを行う
ものである。
題を解決するために成されたものである。すなわち、本
発明の記憶装置は、データの書き込みと読み出しとを同
じポートで行うシングルポートメモリと、データをｎ
（ｎは２以上の自然数）個単位でパッキングしてシング
ルポートメモリへの書き込みと読み出しとを制御する制
御手段とを備えており、この制御手段によって、データ
のｎ個が入力されるサイクルの間にこのｎ個のデータの
シングルポートメモリへの書き込みと読み出しとを行う
ものである。
【０００９】このような本発明では、データをｎ個単位
でパッキングし、データのｎ個が入力されるサイクルの
間にシングルポートメモリへの書き込み、読み出しを行
っていることから、書き込み処理が連続して発生しても
ｎ個のデータをパッキングしている間にシングルポート
メモリへの書き込みおよび読み出しを行って、連続した
データを滞りなく転送できるようになる。
でパッキングし、データのｎ個が入力されるサイクルの
間にシングルポートメモリへの書き込み、読み出しを行
っていることから、書き込み処理が連続して発生しても
ｎ個のデータをパッキングしている間にシングルポート
メモリへの書き込みおよび読み出しを行って、連続した
データを滞りなく転送できるようになる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づき説明する。図１は、本実施形態に係る記憶
装置を説明する構成図である。すなわち、本実施形態の
記憶装置は、主としてシングルポートメモリである１ｐ
ｏｒｔＲＡＭ１と、この１ｐｏｒｔＲＡＭ１へのデータ
の書き込み、読み出しおよび外部のメモリ（例えば、Ｆ
ＩＦＯ１０）へのデータ出力を制御する制御部２とを備
えている。
て図に基づき説明する。図１は、本実施形態に係る記憶
装置を説明する構成図である。すなわち、本実施形態の
記憶装置は、主としてシングルポートメモリである１ｐ
ｏｒｔＲＡＭ１と、この１ｐｏｒｔＲＡＭ１へのデータ
の書き込み、読み出しおよび外部のメモリ（例えば、Ｆ
ＩＦＯ１０）へのデータ出力を制御する制御部２とを備
えている。
【００１１】また、制御部２は、１ｐｏｒｔＲＡＭ１に
対するデータの書き込み、読み出しを制御するＲＡＭコ
ントローラ２１と、１ｐｏｒｔＲＡＭ１へのアドレス選
択を行うセレクタ（ＳＥＬ）３１と、１ｐｏｒｔＲＡＭ
１から読み出されたデータをＦＩＦＯ１０へ出力する制
御を行うバッファコントローラ２２と、ＦＩＦＯ１０へ
出力するデータのアドレスにおける上位ビット、下位ビ
ットを選択するセレクタ（ＳＥＬ）３２とを備えてい
る。
対するデータの書き込み、読み出しを制御するＲＡＭコ
ントローラ２１と、１ｐｏｒｔＲＡＭ１へのアドレス選
択を行うセレクタ（ＳＥＬ）３１と、１ｐｏｒｔＲＡＭ
１から読み出されたデータをＦＩＦＯ１０へ出力する制
御を行うバッファコントローラ２２と、ＦＩＦＯ１０へ
出力するデータのアドレスにおける上位ビット、下位ビ
ットを選択するセレクタ（ＳＥＬ）３２とを備えてい
る。
【００１２】本実施形態の記憶装置では、１ｐｏｒｔＲ
ＡＭ１のワード幅を、入力されるデータのｎ倍の幅で構
成し、入力されたデータをＲＡＭコントローラ２１でｎ
個パッキングした後、１ｐｏｒｔＲＡＭ１に書き込む。
こうすることで、データの書き込み処理が連続して発生
した場合でも、１ｐｏｒｔＲＡＭ１へはｎサイクルに1
回の書き込み処理しか発生しないため、書き込み処理が
行われていないサイクルに１ｐｏｒｔＲＡＭ１からの読
み出し処理を実行することで、連続で書き込み処理が発
生している場合でも、１ｐｏｒｔＲＡＭ１からの読み出
し処理を実行することが可能になる。
ＡＭ１のワード幅を、入力されるデータのｎ倍の幅で構
成し、入力されたデータをＲＡＭコントローラ２１でｎ
個パッキングした後、１ｐｏｒｔＲＡＭ１に書き込む。
こうすることで、データの書き込み処理が連続して発生
した場合でも、１ｐｏｒｔＲＡＭ１へはｎサイクルに1
回の書き込み処理しか発生しないため、書き込み処理が
行われていないサイクルに１ｐｏｒｔＲＡＭ１からの読
み出し処理を実行することで、連続で書き込み処理が発
生している場合でも、１ｐｏｒｔＲＡＭ１からの読み出
し処理を実行することが可能になる。
【００１３】つまり、このような構成により、１ｐｏｒ
ｔＲＡＭ１を使用したＦＩＦＯ型の記憶装置で書き込み
処理が連続して発生した場合でも、データを滞りなく書
き込む処理を行うことができるようになる。
ｔＲＡＭ１を使用したＦＩＦＯ型の記憶装置で書き込み
処理が連続して発生した場合でも、データを滞りなく書
き込む処理を行うことができるようになる。
【００１４】次に、本実施形態の記憶装置の動作を図２
〜図４のタイミングチャートに基づき説明する。なお、
以下の説明で図２〜図４の各図に示されない符号は図１
を参照するものとする。図２は、１ｐｏｒｔＲＡＭへの
書き込み処理のタイミングチャート、図３は、端数デー
タの出力処理のタイミングチャート、図４は、１ｐｏｒ
ｔＲＡＭからの読み出し処理のタイミングチャートであ
る。
〜図４のタイミングチャートに基づき説明する。なお、
以下の説明で図２〜図４の各図に示されない符号は図１
を参照するものとする。図２は、１ｐｏｒｔＲＡＭへの
書き込み処理のタイミングチャート、図３は、端数デー
タの出力処理のタイミングチャート、図４は、１ｐｏｒ
ｔＲＡＭからの読み出し処理のタイミングチャートであ
る。
【００１５】先ず、図２に基づき１ｐｏｒｔＲＡＭ１へ
の書き込み処理を説明する。制御部２にはクロックWCLK
が入力され、書き込み許可信号WEの入力に合わせてデー
タDI（ここでは８ビット幅）が順次入力される。
の書き込み処理を説明する。制御部２にはクロックWCLK
が入力され、書き込み許可信号WEの入力に合わせてデー
タDI（ここでは８ビット幅）が順次入力される。
【００１６】Wcountは書き込み許可信号WEを検出してイ
ンクリメントするカウンタであり、入力されるデータの
個数をカウントしている。１ｐｏｒｔＲＡＭ１のアドレ
スビット幅＋２ビットのビット幅を持っている。
ンクリメントするカウンタであり、入力されるデータの
個数をカウントしている。１ｐｏｒｔＲＡＭ１のアドレ
スビット幅＋２ビットのビット幅を持っている。
【００１７】Waddrは１ｐｏｒｔＲＡＭ１の書き込みア
ドレスであり、１ｐｏｒｔＲＡＭ１への書き込み許可信
号RAMWEを検出してインクリメントするカウンタであ
る。WDataPtrはWcountの最下位ビットであり、入力デー
タをパッキングする際に、”０”のときは上位ビット
に、”１”のときは下位ビットにデータを取り込むこと
になる。
ドレスであり、１ｐｏｒｔＲＡＭ１への書き込み許可信
号RAMWEを検出してインクリメントするカウンタであ
る。WDataPtrはWcountの最下位ビットであり、入力デー
タをパッキングする際に、”０”のときは上位ビット
に、”１”のときは下位ビットにデータを取り込むこと
になる。
【００１８】PackDoneは、データのパッキング終了を示
す信号で、Wcountの立上がり／立下りを検出して２サイ
クルアサートする。これによって２個のデータがパッキ
ングされることになる。
す信号で、Wcountの立上がり／立下りを検出して２サイ
クルアサートする。これによって２個のデータがパッキ
ングされることになる。
【００１９】RAMWEは、１ｐｏｒｔＲＡＭ１への書き込
み許可信号であり、PackDone＝１およびRwCycle＝１で
アサートされる。RAMWDは、パッキング後の１ｐｏｒｔ
ＲＡＭ１への書き込み用データである。本実施形態では
２個づつデータがパッキングされ、Wcountの立上がり／
立下りを検出して、PackDataが図示しないＦＦ（フリッ
プフロップ）に取り込まれる。
み許可信号であり、PackDone＝１およびRwCycle＝１で
アサートされる。RAMWDは、パッキング後の１ｐｏｒｔ
ＲＡＭ１への書き込み用データである。本実施形態では
２個づつデータがパッキングされ、Wcountの立上がり／
立下りを検出して、PackDataが図示しないＦＦ（フリッ
プフロップ）に取り込まれる。
【００２０】RAMADは、１ｐｏｒｔＲＡＭ１ののアドレ
スであり、RwCycle＝０のときはWaddrが、RwCycle＝１
のときはRaddrがセレクトされて出力される。NFULL、FU
LLは、１ｐｏｒｔＲＡＭ１のニアフルフラグおよびフル
フラグであり、FULLアサート時にWEがアサートされた場
合は、書き込み処理を行わない。
スであり、RwCycle＝０のときはWaddrが、RwCycle＝１
のときはRaddrがセレクトされて出力される。NFULL、FU
LLは、１ｐｏｒｔＲＡＭ１のニアフルフラグおよびフル
フラグであり、FULLアサート時にWEがアサートされた場
合は、書き込み処理を行わない。
【００２１】BufWeは、バッファコントローラ２２内の
バッファ（図示せず）への書き込み許可信号、すなわち
１ｐｏｒｔＲＡＭ１からの読み出し許可信号である。１
ｐｏｒｔＲＡＭ１からのデータ読み出し可能で、かつ出
力段のデータバッファに書き込みが可能な場合にアサー
トされる。
バッファ（図示せず）への書き込み許可信号、すなわち
１ｐｏｒｔＲＡＭ１からの読み出し許可信号である。１
ｐｏｒｔＲＡＭ１からのデータ読み出し可能で、かつ出
力段のデータバッファに書き込みが可能な場合にアサー
トされる。
【００２２】Raddrは、１ｐｏｒｔＲＡＭ１の読み出し
アドレスであり、BufWeアサートを検出してインクリメ
ントされる。
アドレスであり、BufWeアサートを検出してインクリメ
ントされる。
【００２３】このような各信号のタイミングによって、
本実施形態では２個づつデータがパッキングされて１ｐ
ｏｒｔＲＡＭ１へ書き込まれることになる（図２の矢印
参照）。
本実施形態では２個づつデータがパッキングされて１ｐ
ｏｒｔＲＡＭ１へ書き込まれることになる（図２の矢印
参照）。
【００２４】次に、図３に基づき端数データの出力処理
を説明する。すなわち、このタイミングチャートでは、
データが奇数個の状態で入力が停止し、かつ１ｐｏｒｔ
ＲＡＭ１のデータがエンプティで、かつバッファコント
ローラ２２のバッファがエンプティで、かつＦＩＦＯ１
０がフルでない場合、最後に入力された１ワードのデー
タは、１ｐｏｒｔＲＡＭ１を経由することなくＦＩＦＯ
１０へ書き込まれる。
を説明する。すなわち、このタイミングチャートでは、
データが奇数個の状態で入力が停止し、かつ１ｐｏｒｔ
ＲＡＭ１のデータがエンプティで、かつバッファコント
ローラ２２のバッファがエンプティで、かつＦＩＦＯ１
０がフルでない場合、最後に入力された１ワードのデー
タは、１ｐｏｒｔＲＡＭ１を経由することなくＦＩＦＯ
１０へ書き込まれる。
【００２５】つまり、１ｐｏｒｔＲＡＭ１がエンプティ
（RamEmpty＝１）で、バッファがエンプティ（BufEmpty
＝１）で、１ｐｏｒｔＲＡＭ１に書き込まれる前の入力
データが1個（WDataPtr＝１）残っていて、かつＦＩＦ
Ｏ１０がフルで無い場合、残っている１個の入力データ
は、１ｐｏｒｔＲＡＭ１を経由せずにＦＩＦＯ１０に書
き込まれることになる（図３の矢印参照）。
（RamEmpty＝１）で、バッファがエンプティ（BufEmpty
＝１）で、１ｐｏｒｔＲＡＭ１に書き込まれる前の入力
データが1個（WDataPtr＝１）残っていて、かつＦＩＦ
Ｏ１０がフルで無い場合、残っている１個の入力データ
は、１ｐｏｒｔＲＡＭ１を経由せずにＦＩＦＯ１０に書
き込まれることになる（図３の矢印参照）。
【００２６】次に、図４に基づき１ｐｏｒｔＲＡＭ１か
らの読み出し処理を説明する。制御部２にはクロックWC
LKが入力され、内部ではこのクロックWCLKの２クロック
に１回の割合でRwcycleが発生する。
らの読み出し処理を説明する。制御部２にはクロックWC
LKが入力され、内部ではこのクロックWCLKの２クロック
に１回の割合でRwcycleが発生する。
【００２７】BufFullは、出力段のバッファフルフラグ
であり、バッファコントローラ２２内のバッファに１ｐ
ｏｒｔＲＡＭ１のデータ1ワード分の空きが無い場合に
アサートされる。
であり、バッファコントローラ２２内のバッファに１ｐ
ｏｒｔＲＡＭ１のデータ1ワード分の空きが無い場合に
アサートされる。
【００２８】RamEmpは、１ｐｏｒｔＲＡＭ１のエンプテ
ィフラグである。また、BufWeは、バッファへの書き込
み許可信号、すなわち１ｐｏｒｔＲＡＭ１からのデータ
読み出し許可信号である。１ｐｏｒｔＲＡＭ１からのデ
ータ読み出し可能（RamEmp＝０）で、かつ出力段のデー
タバッファに書き込みが可能（BufFull＝０）な場合に
アサートされ、１ｐｏｒｔＲＡＭ１からバッファへパッ
キングされたデータが転送される（図４の矢印参照）。
ィフラグである。また、BufWeは、バッファへの書き込
み許可信号、すなわち１ｐｏｒｔＲＡＭ１からのデータ
読み出し許可信号である。１ｐｏｒｔＲＡＭ１からのデ
ータ読み出し可能（RamEmp＝０）で、かつ出力段のデー
タバッファに書き込みが可能（BufFull＝０）な場合に
アサートされ、１ｐｏｒｔＲＡＭ１からバッファへパッ
キングされたデータが転送される（図４の矢印参照）。
【００２９】RamRaddrは、１ｐｏｒｔＲＡＭ１の読み出
しアドレスで、BufWeアサートを検出してインクリメン
トされる。RAMRDは、１ｐｏｒｔＲＡＭ１の読み出しデ
ータである。
しアドレスで、BufWeアサートを検出してインクリメン
トされる。RAMRDは、１ｐｏｒｔＲＡＭ１の読み出しデ
ータである。
【００３０】Buf1／Buf2は、出力段バッファのデータ
で、RamAddrの最下位ビットをポインタにして、交互に
データが書き込まれる。BufEmpは、バッファデータのエ
ンプティフラグであり、ＦＩＦＯ１０へのデータ出力で
バッファデータが空になった場合アサートし、BufWeで
ネゲートする。
で、RamAddrの最下位ビットをポインタにして、交互に
データが書き込まれる。BufEmpは、バッファデータのエ
ンプティフラグであり、ＦＩＦＯ１０へのデータ出力で
バッファデータが空になった場合アサートし、BufWeで
ネゲートする。
【００３１】FIFOWEは、ＦＩＦＯ１０への書き込み許可
信号であり、バッファからの読み出し可能（BufEmp＝
０）で、FIFOFULL＝０の場合にアサートされる。Rcount
は、出力データ数をカウントするカウンタであり、FIFO
WEのアサートを検出してインクリメントする。Rdptr
は、バッファのデータセレクト用のリードポインタで、
Rcountの下位２ビットである。
信号であり、バッファからの読み出し可能（BufEmp＝
０）で、FIFOFULL＝０の場合にアサートされる。Rcount
は、出力データ数をカウントするカウンタであり、FIFO
WEのアサートを検出してインクリメントする。Rdptr
は、バッファのデータセレクト用のリードポインタで、
Rcountの下位２ビットである。
【００３２】このような各信号のタイミングによって、
本実施形態では１ｐｏｒｔＲＡＭ１から読み出された２
個づつパッキングされたデータ（１６ビットデータ）を
上位８ビット、下位８ビットにアンパッキングして、交
互に出力できるようになる。
本実施形態では１ｐｏｒｔＲＡＭ１から読み出された２
個づつパッキングされたデータ（１６ビットデータ）を
上位８ビット、下位８ビットにアンパッキングして、交
互に出力できるようになる。
【００３３】このような本実施形態では、たとえば、１
Ｋワード×８ビットのＦＩＦＯ型メモリを構成する場
合、データ幅が２倍の５１２ワード×１６ビットのシン
グルポートメモリを使用した場合と、１Ｋワード×８ビ
ットのデュアルポートメモリを使用した場合とを比較す
ると、デュアルポートメモリ１１５０５２グリッド(NEC
CB12ライブラリ)に対して、シングルポートメモリでは
２８６２５グリッド(同左)、と約１／４にサイズ削減が
可能となる。
Ｋワード×８ビットのＦＩＦＯ型メモリを構成する場
合、データ幅が２倍の５１２ワード×１６ビットのシン
グルポートメモリを使用した場合と、１Ｋワード×８ビ
ットのデュアルポートメモリを使用した場合とを比較す
ると、デュアルポートメモリ１１５０５２グリッド(NEC
CB12ライブラリ)に対して、シングルポートメモリでは
２８６２５グリッド(同左)、と約１／４にサイズ削減が
可能となる。
【００３４】なお、上記実施形態では、２個のデータを
パッキングして１ｐｏｒｔＲＡＭ１へ書き込み、２個の
データをパッキングするサイクルで１ｐｏｒｔＲＡＭ１
へのデータの書き込みと読み出しとを行う場合を例とし
たが、３個以上のデータをパッキングする場合であって
も同様である。
パッキングして１ｐｏｒｔＲＡＭ１へ書き込み、２個の
データをパッキングするサイクルで１ｐｏｒｔＲＡＭ１
へのデータの書き込みと読み出しとを行う場合を例とし
たが、３個以上のデータをパッキングする場合であって
も同様である。
【００３５】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。すなわち、回路サイズが小さいシ
ングルポートメモリを使用してＦＩＦＯ型の記憶装置を
実現できるので、ＡＳＩＣのチップサイズ削減によるコ
ストダウンが可能である。さらに、連続ライトアクセス
時のリードアクセスも可能となる。
のような効果がある。すなわち、回路サイズが小さいシ
ングルポートメモリを使用してＦＩＦＯ型の記憶装置を
実現できるので、ＡＳＩＣのチップサイズ削減によるコ
ストダウンが可能である。さらに、連続ライトアクセス
時のリードアクセスも可能となる。
【図１】 本実施形態の記憶装置を説明する構成図であ
る。
る。
【図２】 １ｐｏｒｔＲＡＭへの書き込み処理のタイミ
ングチャートである。
ングチャートである。
【図３】 端数データの出力処理のタイミングチャート
である。
である。
【図４】 １ｐｏｒｔＲＡＭからの読み出し処理のタイ
ミングチャートである。
ミングチャートである。
１…１ｐｏｒｔＲＡＭ、２…制御部、１０…ＦＩＦＯ、
２１…ＲＡＭコントローラ、２２…バッファコントロー
ラ、３１…セレクタ、３２…セレクタ
２１…ＲＡＭコントローラ、２２…バッファコントロー
ラ、３１…セレクタ、３２…セレクタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 中谷 泰寛
神奈川県海老名市本郷2274番地 富士ゼロ
ックス株式会社海老名事業所内
(72)発明者 山崎 英樹
神奈川県海老名市本郷2274番地 富士ゼロ
ックス株式会社海老名事業所内
Ｆターム(参考） 5B060 AB20 AC07
5B077 DD02
Claims (3)
- 【請求項１】 データの書き込みと読み出しとを同じポ
ートで行うシングルポートメモリと、 データをｎ（ｎは２以上の自然数）個単位でパッキング
して前記シングルポートメモリへの書き込みと読み出し
とを制御する制御手段とを備えており、 前記制御手段は、前記データのｎ個が入力されるサイク
ルの間に前記ｎ個のデータの前記シングルポートメモリ
への書き込みと読み出しとを行うことを特徴とする記憶
装置。 - 【請求項２】 前記シングルポートメモリから読み出さ
れた少なくともｎ個のデータを格納するバッファを備え
ており、 前記制御手段は、前記データのｎ個が入力されるサイク
ルの間に、前記バッファに格納されているｎ個以上のデ
ータを読み出す制御を行うことを特徴とする請求項１記
載の記憶装置。 - 【請求項３】 入力されるデータがｎ個の倍数でない場
合、前記制御手段は、ｎ個に満たない端数データを前記
シングルポートメモリを介さず直接外部へ出力するよう
制御することを特徴とする請求項１記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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