JP2000076841A

JP2000076841A - Ｆｉｆｏ回路及びマルチプロセッサシステム

Info

Publication number: JP2000076841A
Application number: JP10240792A
Authority: JP
Inventors: Makoto Nakahara; 誠中原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-08-26
Filing date: 1998-08-26
Publication date: 2000-03-14
Anticipated expiration: 2018-08-26
Also published as: JP4292598B2

Abstract

(57)【要約】【課題】ライトポインタとリードポインタとを含めて構
成されるＦＩＦＯ回路にに関し、ＦＩＦＯ回路の機能を
損なうことなく、格納したデータの再利用を容易に行う
ことができるようにする。【解決手段】メモリ部１２と、マスタＭ１４に割り当て
られるライトポインタ１４と、マスタＭ１５、Ｍ１６に
割り当てられるリードポインタ１５、１６と、メモリ部
１２がフルとなった時は、マスタＭ１４にＦＩＦＯフル
フラグを出力し、マスタＭ１５にとってメモリ部１２が
エンプティとなった時は、マスタＭ１５にＦＩＦＯエン
プティフラグＦ１５を出力し、マスタＭ１６にとってメ
モリ部１２がエンプティとなった時は、マスタＭ１６に
ＦＩＦＯエンプティフラグＦ１６を出力するＦＩＦＯフ
ル／エンプティフラグ生成部１７を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ライトアクセスす
るアドレスを指定するライトポインタと、リードアクセ
スするアドレスを指定するリードポインタとを含めて構
成されるＦＩＦＯ（First In First Out）回路、及び、
マルチプロセッサシステムに関する。

【０００２】マルチプロセッサシステムにおいては、各
プロセッサ間のデータ受け渡し手段としてＦＩＦＯ回路
が良く使用されるが、ＦＩＦＯ回路の利点は、データの
受け渡しが順番通りに行われるというルールから、ＦＩ
ＦＯ回路内の状態、つまり、フル（満杯）又はエンプテ
ィ（空）の状態のみの情報でデータのライト／リードの
同期取りが可能な点にある。

【０００３】また、各プロセッサ間で受け渡されるデー
タが入力データとして利用された後、再利用されないよ
うなケースでは、データを順次転送するだけでよく、Ｆ
ＩＦＯ回路が使用されることが多い。その反面、受け渡
されるデータが再利用されるようなケースでは、データ
を一時的にしか保持することができないＦＩＦＯ回路で
はなく、共有メモリが使用されることになる。

【０００４】しかし、共有メモリ形式のシステムにおい
ては、プロセッサのアクセス競合が発生すると、自身の
データ転送とは無関係な場合であっても、データ転送を
待たされるケースもあり、ポイント・ツー・ポイントの
ＦＩＦＯ形式のシステムに比べ性能が劣化するという問
題をはらんでいる。そこで、従来のＦＩＦＯ形式と共有
メモリ形式の中間的なデータ受け渡し手段が求められ
る。

【０００５】

【従来の技術】図１１は従来のＦＩＦＯ回路の一例の概
念図であり、図１１中、１はシフトレジスタ、２−０、
２−１、・・・２−ｎはそれぞれ初段目、２段目、・・
・最終段目のレジスタである。

【０００６】図１１に示す従来のＦＩＦＯ回路において
は、順に与えられるデータＤ０、Ｄ１、Ｄ２・・・は、
レジスタ２−０に順に入力され、レジスタ２−０からレ
ジスタ２−ｎに向かって順にシフトされ、入力された順
に出力されることになる。

【０００７】図１２は従来のＦＩＦＯ回路の他の例の概
念図であり、図１２中、４はデータが格納されるメモリ
部、５−０、５−１、・・・５−ｎはアドレス（ＡＤ
Ｄ）を０番地、１番地、・・・ｎ番地とするワード格納
領域である。

【０００８】また、６はライトアクセスするアドレスを
指定するライトポインタ、７はリードアクセスするアド
レスを指定するリードポインタであり、ライトポインタ
６はメモリ部４にライトアクセスできるマスタに割り当
てられ、リードポインタ７はメモリ部４にリードアクセ
スできるマスタに割り当てられる。

【０００９】また、８はメモリ部４がフルとなった時
は、ライトポインタ６が割り当てられたマスタにＦＩＦ
Ｏフルフラグを出力し、メモリ部４がエンプティとなっ
た時は、リードポインタ７が割り当てられたマスタにＦ
ＩＦＯエンプティフラグを出力するＦＩＦＯフル／エン
プティフラグ生成部である。

【００１０】また、９はメモリ部４に格納することがで
きる最大のワード数を設定する最大ワード数設定レジス
タ、１０はライトポインタ６が割り当てられたマスタか
らのカウントアップ要求及びリードポインタ７が割り当
てられたマスタからのカウントダウン要求を入力し、カ
ウント値が最大ワード数となった時は、ライトポインタ
６が割り当てられたマスタにＦＩＦＯフルフラグを出力
し、カウント値がゼロとなった時は、リードポインタ７
が割り当てられたマスタにＦＩＦＯエンプティフラグを
出力するＦＩＦＯカウンタである。

【００１１】図１２に示す従来のＦＩＦＯ回路において
は、ライトポインタ６は、アドレス０、１、・・・ｎを
順に指定し、リードポインタ７は、ライトポインタ６に
遅れてアドレス０、１、・・・ｎを順に指定することに
なる。この結果、順に与えられるデータＤ０、Ｄ１、Ｄ
２・・・は、ライトポインタ６が順に指定するアドレス
０、１、・・・ｎに順に格納され、格納されたデータＤ
０、Ｄ１、Ｄ２・・・は、リードポインタ７が順に指定
するアドレス０、１、・・・ｎから順にリードされるこ
とになる。

【００１２】

【発明が解決しようとする課題】ここに、ＦＩＦＯ回路
に格納されたデータＤ０、Ｄ１、Ｄ２・・・の再利用を
考えた場合、図１１に示す従来のＦＩＦＯ回路において
は、データが常に上書きされるため、データの再利用は
不可能であるが、図１２に示す従来のＦＩＦＯ回路の場
合には、ライトポインタがアドレスを一巡して上書きさ
れるまで、データが保存されているので、再利用の道を
残している。

【００１３】しかし、図１２に示す従来のＦＩＦＯ回路
は、データのライト／リードをライトポインタ、リード
ポインタ及びＦＩＦＯカウンタの各１個で管理する構成
とされているため、このままでは、格納されたデータの
再利用を行うことができないという問題点があった。

【００１４】本発明は、かかる点に鑑み、入力したデー
タの順に出力するというＦＩＦＯ回路の機能を損なうこ
となく、格納したデータの再利用を容易に行うことがで
きるようにしたＦＩＦＯ回路を提供することを第１の目
的とし、データ処理の高速化を図ることができるように
したマルチプロセッサシステムを提供することを第２の
目的とする。

【００１５】

【課題を解決するための手段】本発明中、第１の発明
は、ＦＩＦＯ回路の発明であり、メモリ部と、第１のマ
スタに割り当てられるライトポインタと、第２〜第ｎ＋
１（但し、ｎは２以上の整数）のマスタに割り当てられ
る第１〜第ｎのリードポインタとを備えているというも
のである。

【００１６】本発明中、第１の発明のＦＩＦＯ回路にお
いては、第１のマスタによるライトポインタを介したア
ドレスの指定が、第２〜第ｎ＋１のマスタのうち、リー
ドアクセスを最後に行っているマスタによるリードポイ
ンタを介したアドレスの指定を追い越さないように制御
する場合には、第２〜第ｎ＋１のマスタにおいて同一の
データを利用することができる。したがって、入力した
データの順に出力するというＦＩＦＯ回路の機能を損な
わずに、格納したデータの再利用を図ることができる。

【００１７】本発明中、第２の発明は、第１の発明にお
いて、初期値をゼロとされ、第１のマスタからのカウン
トアップ要求によりカウント値をインクリメントし、第
２〜第ｎ＋１のマスタのうち、同一のデータについて最
後にリードアクセスを行っているマスタからのカウント
ダウン要求によりカウント値をデクリメントし、カウン
ト値が最大値となった時は、第１のマスタにＦＩＦＯフ
ルフラグを出力する第１のＦＩＦＯカウンタと、初期値
をゼロとされ、第１のマスタからのカウントアップ要求
によりカウント値をインクリメントし、第ｉ（但し、ｉ
＝２〜ｎ＋１）のマスタからのカウントダウン要求によ
りカウント値をデクリメントし、カウント値がゼロとな
った時は、第ｉのマスタに第ｉ−１のＦＩＦＯエンプテ
ィフラグを出力する第ｉ−１のＦＩＦＯカウンタとを備
えているというものである。

【００１８】本発明中、第３の発明は、第１の発明にお
いて、初期値をゼロとされ、第１のマスタからのカウン
トアップ要求によりカウント値をインクリメントし、同
一のデータについて最後にリードアクセスを行うように
設定された第ｎ＋１のマスタからのカウントダウン要求
によりカウント値をデクリメントし、カウント値が最大
値となった時は、第１のマスタにＦＩＦＯフルフラグを
発生し、カウント値がゼロとなった時は、第ｎ＋１のマ
スタに第ｎのＦＩＦＯエンプティフラグを出力する第１
のＦＩＦＯカウンタと、初期値をゼロとされ、第１のマ
スタからのカウントアップ要求によりカウント値をイン
クリメントし、第ｊ（但し、ｊ＝２〜ｎ）のマスタから
のカウントダウン要求によりカウント値をデクリメント
し、カウント値がゼロとなった時は、第ｊのマスタに第
ｊ−１のＦＩＦＯエンプティフラグを生成する第ｊ−１
のＦＩＦＯカウンタとを備えているというものである。

【００１９】本発明中、第４の発明は、第１の発明にお
いて、初期値を最大値とされ、第１のマスタからのカウ
ントダウン要求によりカウント値をデクリメントし、第
２〜第ｎ＋１のマスタのうち、同一のデータについて最
後にリードアクセスを行っているマスタからのカウント
アップ要求によりカウント値をインクリメントし、カウ
ント値がゼロとなった時は、第１のマスタにＦＩＦＯフ
ルフラグを出力する第１のＦＩＦＯカウンタと、初期値
を最大値とされ、第１のマスタからのカウントダウン要
求によりカウント値をデクリメントし、第ｉ（但し、ｉ
＝２〜ｎ＋１）のマスタからのカウントアップ要求によ
りカウント値をインクリメントし、カウント値が最大値
となった時は、第ｉのマスタに第ｉ−１のＦＩＦＯエン
プティフラグを出力する第ｉ−１のＦＩＦＯカウンタと
を備えているというものである。

【００２０】本発明中、第５の発明は、第１の発明にお
いて、初期値を最大値とされ、第１のマスタからのカウ
ントダウン要求によりカウント値をデクリメントし、同
一のデータについて最後にリードアクセスを行うように
設定された第ｎ＋１のマスタからのカウントアップ要求
によりカウント値をインクリメントし、カウント値がゼ
ロとなった時は、第１のマスタにＦＩＦＯフルフラグを
発生し、カウント値が最大値となった時は、第ｎ＋１の
マスタに第ｎのＦＩＦＯエンプティフラグを出力する第
１のＦＩＦＯカウンタと、初期値を最大値とされ、第１
のマスタからのカウントダウン要求によりカウント値を
デクリメントし、第ｊ（但し、ｊ＝２〜ｎ）のマスタか
らのカウントアップ要求によりカウント値をインクリメ
ントし、カウント値が最大値となった時は、第ｊのマス
タに第ｊ−１のＦＩＦＯエンプティフラグを生成する第
ｊ−１のＦＩＦＯカウンタとを備えているというもので
ある。

【００２１】本発明中、第６の発明は、第２、第３、第
４又は第５の発明において、カウントアップ要求及びカ
ウントダウン要求をワード単位で行うマスタに使用され
るものであり、メモリ部に格納することができる最大ワ
ード数を設定する最大ワード数設定手段を有し、前記最
大値は、最大ワード数設定手段に設定された最大ワード
数とされるというものである。

【００２２】本発明中、第７の発明は、第２、第３、第
４又は第５の発明において、カウントアップ要求及びカ
ウントダウン要求をパケット単位で行うマスタに使用さ
れるものであり、メモリ部に格納することができる最大
パケット数を設定する最大パケット数設定手段を有し、
前記最大値は、最大パケット数設定手段に設定した最大
パケット数とされるというものである。

【００２３】本発明中、第８の発明は、第１、第２、第
３、第４、第５、第６又は第７の発明において、メモリ
部のリードポートの数がｎよりも少なく、第２〜第ｎ＋
１のマスタのメモリ部に対するリードアクセスを調整す
るアービタを備えているというものである。

【００２４】本発明中、第９の発明は、マルチプロセッ
サシステムの発明であり、第１、第２、第３、第４、第
５、第６、第７又は第８の発明のＦＩＦＯ回路を備えて
いるというものである。

【００２５】本発明中、第９の発明のマルチプロセッサ
システムにおいては、ＦＩＦＯ回路に格納された同一デ
ータを複数のマスタで使用することができるので、共有
メモリを設ける必要がない。したがって、データ転送の
高速化を図り、データ処理の高速化を図ることができ
る。

【００２６】本発明中、第１０の発明は、第９の発明に
おいて、ＦＩＦＯ回路として、第１〜第ｍ（但し、ｍは
２以上の整数）のＦＩＦＯ回路を備えると共に、第１〜
第ｍ＋ｎ（但し、ｎは２以上の整数）のマスタを備え、
第ｋ（但し、ｋ＝１〜ｍ）のマスタは、第ｋのＦＩＦＯ
回路のライトポインタが割り当てられ、第ｍ＋ｉ（但
し、ｉ＝１〜ｎ）のマスタは、第１〜第ｍのＦＩＦＯ回
路の第ｉのリードポインタが割り当てられているという
ものである。

【００２７】本発明中、第１１の発明は、第１０の発明
において、第ｋのマスタは、第ｋのＦＩＦＯ回路がフル
の時は、後続する命令の実行を停止する命令を備え、第
ｍ＋ｉのマスタは、第ｋのＦＩＦＯ回路が第ｍ＋ｉのマ
スタにとってエンプティの時は、後続する命令の実行を
停止する命令を備えているというものである。

【００２８】本発明中、第１２の発明は、第１１の発明
において、ｎは２、第１〜ｍ＋１のマスタはプロセッ
サ、第ｍ＋２のマスタはＤＭＡコントローラであり、第
ｍ＋１のマスタは、第ｋのＦＩＦＯ回路に格納されてい
るデータについて所定の処理を行い、その処理結果に基
づいて、第ｋのＦＩＦＯ回路に格納されている第ｋのマ
スタの出力データ又は第ｍ＋１のマスタの出力データの
うち、いずれの出力データを出力ポートに転送するかの
リクエストを行うようにプログラムされるというもので
ある。

【００２９】

【発明の実施の形態】以下、図１〜図１０を参照して、
本発明のＦＩＦＯ回路の第１実施形態〜第８実施形態、
並びに、本発明のマルチプロセッサシステムの第１実施
形態及び第２実施形態について説明する。

【００３０】本発明のＦＩＦＯ回路の第１実施形態・・図１図１は本発明のＦＩＦＯ回路の第１実施形態の概念図で
ある。本発明のＦＩＦＯ回路の第１実施形態は、ＦＩＦ
Ｏカウンタの更新を１ワード単位で行うものであり、図
１中、１２は１個のライトポートと２個のリードポート
とを有するメモリ部、１３−０、１３−１、・・・１３
−ｎは、それぞれ、アドレスを０番地、１番地、・・・
ｎ番地とするワード格納領域である。

【００３１】また、１４はライトアクセスするアドレス
を指定するライトポインタ、１５、１６はリードアクセ
スするアドレスを指定するリードポインタであり、ライ
トポインタ１４はメモリ部１２にライトアクセスできる
マスタＭ１４（図示せず）に割り当てられ、リードポイ
ンタ１５、１６は、それぞれ、メモリ部１２にリードア
クセスできるマスタＭ１５、Ｍ１６（図示せず）に割り
当てられる。

【００３２】また、１７はメモリ部１２がフルとなった
時は、ライトポインタが割り当てられたマスタＭ１４に
ＦＩＦＯフルフラグを出力し、リードポインタ１５が割
り当てられたマスタＭ１５にとってメモリ部１２がエン
プティとなった時は、リードポインタ１５が割り当てら
れたマスタＭ１５にＦＩＦＯエンプティフラグＦ１５を
出力し、リードポインタ１６が割り当てられたマスタＭ
１６にとってメモリ部１２がエンプティとなった時は、
リードポインタ１６が割り当てられたマスタＭ１６にＦ
ＩＦＯエンプティフラグＦ１６を出力するＦＩＦＯフル
／エンプティフラグ生成部である。

【００３３】また、１８はメモリ部１２に格納すること
ができる最大ワード数を設定する最大ワード数設定手段
をなす最大ワード数設定レジスタ、１９は初期値をゼロ
とされ、ライトポインタ１４が割り当てられたマスタＭ
１４からのカウントアップ要求及びリードポインタ１
５、１６が割り当てられたマスタＭ１５、Ｍ１６のう
ち、同一のデータを後からリードアクセスしているマス
タからのカウントダウン要求Ｄ１５又はＤ１６を入力
し、カウント値が最大値となった時、即ち、ライトポイ
ンタ１４が割り当てられたマスタＭ１４にとってメモリ
部１２がフルとなった時は、ライトポインタ１４が割り
当てられたマスタＭ１４にＦＩＦＯフルフラグを出力す
るＦＩＦＯカウンタである。

【００３４】また、２０は初期値をゼロとされ、ライト
ポインタ１４が割り当てられたマスタＭ１４からのカウ
ントアップ要求及びリードポインタ１５が割り当てられ
たマスタＭ１５からのカウントダウン要求Ｄ１５を入力
し、カウント値がゼロとなった時、即ち、リードポイン
タ１５が割り当てられたマスタＭ１５にとってメモリ部
１２がエンプティとなった時は、リードポインタ１５が
割り当てられたマスタＭ１５にＦＩＦＯエンプティフラ
グＦ１５を出力するＦＩＦＯカウンタである。

【００３５】また、２１は初期値をゼロとされ、ライト
ポインタ１４が割り当てられたマスタＭ１４からのカウ
ントアップ要求及びリードポインタ１６が割り当てられ
たマスタＭ１６からのカウントダウン要求Ｄ１６を入力
し、カウント値がゼロとなった時、即ち、リードポイン
タ１６が割り当てられたマスタＭ１６にとってメモリ部
１２がエンプティとなった時は、リードポインタ１６が
割り当てられたマスタＭ１６にＦＩＦＯエンプティフラ
グＦ１６を出力するＦＩＦＯカウンタである。

【００３６】このように構成された本発明のＦＩＦＯ回
路の第１実施形態においては、ライトポインタ１４が割
り当てられたマスタＭ１４によるライトポインタ１４を
介したアドレスの指定が、リードポインタ１５、１６が
割り当てられたマスタＭ１５、Ｍ１６のうち、同一のデ
ータを後からリードアクセスしているマスタによるリー
ドポインタを介したアドレスの指定を追い越さないよう
に制御する場合には、リードポインタ１５、１６が割り
当てられたマスタＭ１５、Ｍ１６において同一のデータ
を利用することができる。

【００３７】したがって、本発明のＦＩＦＯ回路の第１
実施形態によれば、メモリ部１２に入力したデータの順
に出力するというＦＩＦＯ回路の機能を損なわずに、ワ
ード単位で格納したデータの再利用を図ることができ
る。

【００３８】本発明のＦＩＦＯ回路の第２実施形態・・図２図２は本発明のＦＩＦＯ回路の第２実施形態の概念図で
あり、本発明のＦＩＦＯ回路の第２実施形態は、図１に
示す本発明のＦＩＦＯ回路の第１実施形態が備える１個
のライトポートと２個のリードポートとを有するメモリ
部１２の代わりに、１個のライトポートと１個のリード
ポートとを有するメモリ部２３を設けると共に、リード
ポインタ１５、１６とメモリ部２３との間に、リードポ
インタ１５が割り当てられたマスタＭ１５によるリード
アクセスと、リードポインタ１６が割り当てられたマス
タＭ１６によるリードアクセスとを調整するアービタ２
４を設け、その他については、本発明のＦＩＦＯ回路の
第１実施形態と同様に構成したものである。

【００３９】このように構成された本発明のＦＩＦＯ回
路の第２実施形態においては、メモリ部２３のリードポ
ート数がリードポインタ数よりも少ないが、アービタ２
４を備えているので、ライトポインタ１４が割り当てら
れたマスタＭ１４によるライトポインタ１４を介したア
ドレスの指定が、リードポインタ１５、１６が割り当て
られたマスタＭ１５、Ｍ１６のうち、同一のデータを後
からリードアクセスしているマスタによるリードポイン
タを介したアドレスの指定を追い越さないように制御す
る場合には、リードポインタ１５、１６が割り当てられ
たマスタＭ１５、Ｍ１６において同一のデータを利用す
ることができる。

【００４０】したがって、本発明のＦＩＦＯ回路の第２
実施形態によれば、メモリ部２３に入力したデータの順
に出力するというＦＩＦＯ回路の機能を損なわずに、ワ
ード単位で格納したデータの再利用を図ることができ
る。

【００４１】なお、本発明のＦＩＦＯ回路の第１実施形
態及び第２実施形態においては、ＦＩＦＯカウンタ１
９、２０、２１の初期値をゼロとすることを前提として
いるが、この代わりに、ＦＩＦＯカウンタ１９、２０、
２１の初期値を最大ワード数設定レジスタ１８に設定し
た最大ワード数とすることもできる。

【００４２】この場合、ＦＩＦＯカウンタ１９は、ライ
トポインタ１４が割り当てられたマスタＭ１４からのカ
ウントダウン要求及びリードポインタ１５、１６が割り
当てられたマスタＭ１５、Ｍ１６のうち、同一のデータ
を後からリードアクセスしているマスタからのカウント
アップ要求を入力し、カウント値がゼロとなった時、即
ち、ライトポインタ１４が割り当てられたマスタＭ１４
にとってメモリ部１２又はメモリ部２３がフルとなった
時は、ライトポインタ１４が割り当てられたマスタＭ１
４にＦＩＦＯフルフラグを出力するように構成する。

【００４３】また、ＦＩＦＯカウンタ２０は、ライトポ
インタ１４が割り当てられたマスタＭ１４からのカウン
トダウン要求及びリードポインタ１５が割り当てられた
マスタＭ１５からのカウントアップ要求を入力し、カウ
ント値が最大ワード数となった時、即ち、リードポイン
タ１５が割り当てられたマスタＭ１５にとってメモリ部
１２又はメモリ部２３がエンプティとなった時は、リー
ドポインタ１５が割り当てられたマスタＭ１５にＦＩＦ
ＯエンプティフラグＦ１５を出力するように構成する。

【００４４】また、ＦＩＦＯカウンタ２１は、ライトポ
インタ１４が割り当てられたマスタＭ１４からのカウン
トダウン要求及びリードポインタ１６が割り当てられた
マスタＭ１６からのカウントアップ要求を入力し、カウ
ント値が最大ワード数となった時、即ち、リードポイン
タ１６が割り当てられたマスタＭ１６にとってメモリ部
１２又はメモリ部２３がエンプティとなった時は、リー
ドポインタ１６が割り当てられたマスタＭ１６にＦＩＦ
ＯエンプティフラグＦ１６を出力するように構成する。

【００４５】本発明のＦＩＦＯ回路の第３実施形態・・図３図３は本発明のＦＩＦＯ回路の第３実施形態の概念図で
あり、本発明のＦＩＦＯ回路の第３実施形態は、メモリ
部１２に対するリードアクセスは、リードポインタ１５
が割り当てられたマスタＭ１５が必ず先行することを前
提とし、図１に示す本発明のＦＩＦＯ回路の第１実施形
態が備えるＦＩＦＯフル／エンプティフラグ生成部１７
と構成の異なるＦＩＦＯフル／エンプティフラグ生成部
２６を備え、その他については、本発明のＦＩＦＯ回路
の第１実施形態と同様に構成したものである。

【００４６】ＦＩＦＯフル／エンプティフラグ生成部２
６は、ＦＩＦＯフル／エンプティフラグ生成部１７が備
えるＦＩＦＯカウンタ１９の代わりに、ＦＩＦＯカウン
タ２７を備えると共に、ＦＩＦＯフル／エンプティフラ
グ生成部１７が備えるＦＩＦＯカウンタ２１を備えない
ようにし、その他については、ＦＩＦＯフル／エンプテ
ィフラグ生成部１７と同様に構成したものである。

【００４７】ＦＩＦＯカウンタ２７は、初期値をゼロと
され、ライトポインタ１４が割り当てられたマスタＭ１
４からのカウントアップ要求及びリードポインタ１６が
割り当てられたマスタＭ１６からのカウントダウン要求
Ｄ１６を入力し、カウント値が最大ワード数となった
時、即ち、ライトポインタ１４が割り当てられたマスタ
Ｍ１４にとってメモリ部１２がフルとなった時は、ライ
トポインタ１４が割り当てられたマスタＭ１４にＦＩＦ
Ｏフルフラグを出力し、カウント値がゼロとなった時、
即ち、リードポインタ１６が割り当てられたマスタＭ１
６にとってメモリ部１２がエンプティとなった時は、リ
ードポインタ１６が割り当てられたマスタＭ１６にＦＩ
ＦＯエンプティフラグＦ１６を出力するものである。

【００４８】このように構成された本発明のＦＩＦＯ回
路の第３実施形態においては、ライトポインタ１４が割
り当てられたマスタＭ１４によるライトポインタ１４を
介したアドレスの指定が、同一のデータを後からリード
アクセスするように設定されているマスタＭ１６による
リードポインタを介したアドレスの指定を追い越さない
ように制御する場合には、リードポインタ１５、１６が
割り当てられたマスタＭ１５、Ｍ１６において同一のデ
ータを利用することができる。

【００４９】したがって、本発明のＦＩＦＯ回路の第３
実施形態によれば、メモリ部１２に入力したデータの順
に出力するというＦＩＦＯ回路の機能を損なわずに、ワ
ード単位で格納したデータの再利用を図ることができ
る。

【００５０】本発明のＦＩＦＯ回路の第４実施形態・・図４図４は本発明のＦＩＦＯ回路の第４実施形態の概念図で
あり、本発明のＦＩＦＯ回路の第４実施形態は、図３に
示す本発明のＦＩＦＯ回路の第３実施形態が備える１個
のライトポートと２個のリードポートとを有するメモリ
部１２の代わりに、１個のライトポートと１個のリード
ポートとを有するメモリ部２３を設けると共に、リード
ポインタ１５、１６とメモリ部２３との間に、リードポ
インタ１５が割り当てられたマスタＭ１５によるリード
アクセスと、リードポインタ１６が割り当てられたマス
タＭ１６によるリードアクセスとを調整するアービタ２
４を設け、その他については、本発明のＦＩＦＯ回路の
第３実施形態と同様に構成したものである。

【００５１】このように構成された本発明のＦＩＦＯ回
路の第４実施形態においては、メモリ部２３のリードポ
ート数がリードポインタ数よりも少ないが、アービタ２
４を備えているので、ライトポインタ１４が割り当てら
れたマスタＭ１４によるライトポインタ１４を介したア
ドレスの指定が、同一のデータを後からリードアクセス
するように設定されているマスタＭ１６によるリードポ
インタを介したアドレスの指定を追い越さないように制
御する場合には、リードポインタ１５、１６が割り当て
られたマスタＭ１５、Ｍ１６において同一のデータを利
用することができる。

【００５２】したがって、本発明のＦＩＦＯ回路の第４
実施形態によれば、メモリ部２３に入力したデータの順
に出力するというＦＩＦＯ回路の機能を損なわずに、ワ
ード単位で格納したデータの再利用を図ることができ
る。

【００５３】なお、本発明のＦＩＦＯ回路の第３実施形
態及び第４実施形態においては、ＦＩＦＯカウンタ２
７、２０の初期値をゼロとすることを前提としている
が、この代わりに、ＦＩＦＯカウンタ２７、２０の初期
値を最大ワード数設定レジスタ１８に設定した最大ワー
ド数とすることもできる。

【００５４】この場合、ＦＩＦＯカウンタ２７は、ライ
トポインタ１４が割り当てられたマスタＭ１４からのカ
ウントダウン要求及びリードポインタ１６が割り当てら
れたマスタＭ１６からのカウントアップ要求を入力し、
カウント値がゼロとなった時、即ち、ライトポインタ１
４が割り当てられたマスタＭ１４にとってメモリ部１２
又はメモリ部２３がフルとなった時は、ライトポインタ
１４が割り当てられたマスタＭ１４にＦＩＦＯフルフラ
グを出力し、カウント値が最大ワード数となった時、即
ち、リードポインタ１６が割り当てられたマスタＭ１６
にとってメモリ部１２又はメモリ部２３がエンプティと
なった時は、リードポインタ１６が割り当てられたマス
タＭ１６にＦＩＦＯエンプティフラグＦ１６を出力する
ように構成する。

【００５５】また、ＦＩＦＯカウンタ２０は、ライトポ
インタ１４が割り当てられたマスタＭ１４からのカウン
トダウン要求及びリードポインタ１５が割り当てられた
マスタＭ１５からのカウントアップ要求を入力し、カウ
ント値が最大ワード数となった時、即ち、リードポイン
タ１５が割り当てられたマスタＭ１５にとってメモリ部
１２又はメモリ部２３がエンプティとなった時は、リー
ドポインタ１５が割り当てられたマスタＭ１５にＦＩＦ
ＯエンプティフラグＦ１５を出力するように構成する。

【００５６】本発明のＦＩＦＯ回路の第５実施形態・・図５図５は本発明のＦＩＦＯ回路の第５実施形態の概念図で
ある。本発明のＦＩＦＯ回路の第５実施形態は、ＦＩＦ
Ｏカウンタの更新を１パケット単位で行うものであり、
図５中、２９は１個のライトポートと２個のリードポー
トとを有するメモリ部、３０−０、３０−１、・・・３
０−ｎはパケット格納領域、３１−０、３１−１、３１
−２・・・は、それぞれ、アドレスを０番地、１番地、
２番地・・・とするワード格納領域である。

【００５７】また、３２はライトアクセスするアドレス
を指定するライトポインタ、３３、３４はリードアクセ
スするアドレスを指定するリードポインタであり、ライ
トポインタ３２はメモリ部２９にライトアクセスできる
マスタＭ３２（図示せず）に割り当てられ、リードポイ
ンタ３３、３４はそれぞれメモリ部２９をリードアクセ
スできるマスタＭ３３、Ｍ３４（図示せず）に割り当て
られる。

【００５８】また、３５はメモリ部２９がフルとなった
時は、ライトポインタが割り当てられたマスタＭ３２に
ＦＩＦＯフルフラグを出力し、リードポインタ３３が割
り当てられたマスタＭ３３にとってメモリ部２９がエン
プティとなった時は、リードポインタ３３が割り当てら
れたマスタＭ３３にＦＩＦＯエンプティフラグＦ３３を
出力し、リードポインタ３４が割り当てられたマスタＭ
３４にとってメモリ部２９がエンプティとなった時は、
リードポインタ３４が割り当てられたマスタＭ３４にＦ
ＩＦＯエンプティフラグＦ３４を出力するＦＩＦＯフル
／エンプティフラグ生成部である。

【００５９】また、３６はメモリ部２９に格納すること
ができる最大パケット数を設定する最大パケット数設定
手段をなす最大パケット数設定レジスタ、３７は初期値
をゼロとされ、ライトポインタ３２が割り当てられたマ
スタＭ３２からのカウントアップ要求及びリードポイン
タ３３、３４が割り当てられたマスタＭ３３、Ｍ３４の
うち、同一のデータを後からリードアクセスしているマ
スタからのカウントダウン要求Ｄ３３又はＤ３４を入力
し、カウント値が最大パケット数となった時、即ち、ラ
イトポインタ３２が割り当てられたマスタＭ３２にとっ
てメモリ部２９がフルとなった時は、ライトポインタ３
２が割り当てられたマスタＭ３２にＦＩＦＯフルフラグ
を出力するＦＩＦＯカウンタである。

【００６０】また、３８は初期値をゼロとされ、ライト
ポインタ３２が割り当てられたマスタＭ３２からのカウ
ントアップ要求及びリードポインタ３３が割り当てられ
たマスタＭ３３からのカウントダウン要求Ｄ３３を入力
し、カウント値がゼロとなった時、即ち、リードポイン
タ３３が割り当てられたマスタＭ３３にとってメモリ部
２９がエンプティとなった時は、リードポインタ３３が
割り当てられたマスタＭ３３にＦＩＦＯエンプティフラ
グＦ３３を出力するＦＩＦＯカウンタである。

【００６１】また、３９は初期値をゼロとされ、ライト
ポインタ３２が割り当てられたマスタＭ３２からのカウ
ントアップ要求及びリードポインタ３４が割り当てられ
たマスタＭ３４からのカウントダウン要求Ｄ３４を入力
し、カウント値がゼロとなった時、即ち、リードポイン
タ３４が割り当てられたマスタＭ３４にとってメモリ部
２９がエンプティとなった時は、リードポインタ３４が
割り当てられたマスタＭ３４にＦＩＦＯエンプティフラ
グＦ３４を出力するＦＩＦＯカウンタである。

【００６２】このように構成された本発明のＦＩＦＯ回
路の第５実施形態においては、ライトポインタ３２が割
り当てられたマスタＭ３２によるライトポインタ３２を
介したアドレスの指定が、リードポインタ３３、３４が
割り当てられたマスタＭ３３、Ｍ３４のうち、同一のデ
ータを後からリードアクセスしているマスタによるリー
ドポインタを介したアドレスの指定を追い越さないよう
に制御する場合には、リードポインタ３３、３４が割り
当てられたマスタＭ３３、Ｍ３４において同一のデータ
を利用することができる。

【００６３】したがって、本発明のＦＩＦＯ回路の第５
実施形態によれば、メモリ部２９に入力したデータの順
に出力するというＦＩＦＯ回路の機能を損なわずに、パ
ケット単位で格納したデータの再利用を図ることができ
る。なお、パケット領域内のワード格納領域のリードア
クセスは、順不同で行うとしても、ＦＩＦＯ回路の機能
を損なうことがないので、自由に行うことができる。

【００６４】本発明のＦＩＦＯ回路の第６実施形態・・図６図６は本発明のＦＩＦＯ回路の第６実施形態の概念図で
あり、本発明のＦＩＦＯ回路の第６実施形態は、図５に
示す本発明のＦＩＦＯ回路の第５実施形態が備える１個
のライトポートと２個のリードポートとを有するメモリ
部２９の代わりに、１個のライトポートと１個のリード
ポートとを有するメモリ部４１を設けると共に、リード
ポインタ３３、３４とメモリ部４１との間に、リードポ
インタ３３が割り当てられたマスタＭ３３によるリード
アクセスと、リードポインタ３４が割り当てられたマス
タＭ３４によるリードアクセスとを調整するアービタ４
２を設け、その他については、本発明のＦＩＦＯ回路の
第５実施形態と同様に構成したものである。

【００６５】このように構成された本発明のＦＩＦＯ回
路の第６実施形態においては、メモリ部４１のリードポ
ート数がリードポインタ数よりも少ないが、アービタ４
２を備えているので、ライトポインタ３２が割り当てら
れたマスタＭ３２によるライトポインタ３２を介したア
ドレスの指定が、リードポインタ３３、３４が割り当て
られたマスタＭ３３、Ｍ３４のうち、同一のデータを後
からリードアクセスしているマスタによるリードポイン
タを介したアドレスの指定を追い越さないように制御す
る場合には、リードポインタ３３、３４が割り当てられ
たマスタＭ３３、Ｍ３４において同一のデータを利用す
ることができる。

【００６６】したがって、本発明のＦＩＦＯ回路の第６
実施形態によれば、メモリ部４１に入力したデータの順
に出力するというＦＩＦＯ回路の機能を損なわずに、パ
ケット単位で格納したデータの再利用を図ることができ
る。なお、パケット領域内のワード格納領域のリードア
クセスは、順不同で行うとしても、ＦＩＦＯ回路の機能
を損なうことがないので、自由に行うことができる。

【００６７】また、本発明のＦＩＦＯ回路の第５実施形
態及び第６実施形態においては、ＦＩＦＯカウンタ３
７、３８、３９の初期値をゼロとすることを前提として
いるが、この代わりに、ＦＩＦＯカウンタ３７、３８、
３９の初期値を最大パケット数設定レジスタ３６に設定
した最大パケット数とすることもできる。

【００６８】この場合、ＦＩＦＯカウンタ３７は、ライ
トポインタ３２が割り当てられたマスタＭ３２からのカ
ウントダウン要求及びリードポインタ３３、３４が割り
当てられたマスタＭ３３、Ｍ３４のうち、同一のデータ
を後からリードアクセスしているマスタからのカウント
アップ要求を入力し、カウント値がゼロとなった時、即
ち、ライトポインタ３２が割り当てられたマスタＭ３２
にとってメモリ部２９又はメモリ部４１がフルとなった
時は、ライトポインタ３２が割り当てられたマスタＭ３
２にＦＩＦＯフルフラグを出力するように構成する。

【００６９】また、ＦＩＦＯカウンタ３８は、ライトポ
インタ３２が割り当てられたマスタＭ３２からのカウン
トダウン要求及びリードポインタ３４が割り当てられた
マスタＭ３４からのカウントアップ要求を入力し、カウ
ント値が最大パケット数となった時、即ち、リードポイ
ンタ３３が割り当てられたマスタＭ３３にとってメモリ
部２９又はメモリ部４１がエンプティとなった時は、リ
ードポインタ３３が割り当てられたマスタＭ３３にＦＩ
ＦＯエンプティフラグＦ３３を出力するように構成す
る。

【００７０】また、ＦＩＦＯカウンタ３９は、ライトポ
インタ３２が割り当てられたマスタＭ３２からのカウン
トダウン要求及びリードポインタ３４が割り当てられた
マスタＭ３４からのカウントアップ要求を入力し、カウ
ント値が最大パケット数となった時、即ち、リードポイ
ンタ３４が割り当てられたマスタＭ３４にとってメモリ
部２９又はメモリ部４１がエンプティとなった時は、リ
ードポインタ３４が割り当てられたマスタＭ３４にＦＩ
ＦＯエンプティフラグＦ３４を出力するように構成す
る。

【００７１】本発明のＦＩＦＯ回路の第７実施形態・・図７図７は本発明のＦＩＦＯ回路の第７実施形態の概念図で
あり、本発明のＦＩＦＯ回路の第７実施形態は、メモリ
部２９に対するリードアクセスは、リードポインタ３３
が割り当てられたマスタＭ３３が必ず先行することを前
提とし、図５に示す本発明のＦＩＦＯ回路の第５実施形
態が備えるＦＩＦＯフル／エンプティフラグ生成部３５
と構成の異なるＦＩＦＯフル／エンプティフラグ生成部
４４を備え、その他については、本発明のＦＩＦＯ回路
の第５実施形態と同様に構成したものである。

【００７２】ＦＩＦＯフル／エンプティフラグ生成部４
４は、ＦＩＦＯフル／エンプティフラグ生成部３５が備
えるＦＩＦＯカウンタ３７の代わりに、ＦＩＦＯカウン
タ４５を備えると共に、ＦＩＦＯフル／エンプティフラ
グ生成部３５が備えるＦＩＦＯカウンタ３９を備えない
ようにし、その他については、ＦＩＦＯフル／エンプテ
ィフラグ生成部３５と同様に構成したものである。

【００７３】ＦＩＦＯカウンタ４５は、初期値をゼロと
され、ライトポインタ３２が割り当てられたマスタＭ３
２からのカウントアップ要求及びリードポインタ３４が
割り当てられたマスタＭ３４からのカウントダウン要求
Ｄ３４を入力し、カウント値が最大パケット数となった
時、即ち、ライトポインタ３２が割り当てられたマスタ
Ｍ３２にとってメモリ部２９がフルとなった時は、ライ
トポインタ３２が割り当てられたマスタＭ３２にＦＩＦ
Ｏフルフラグを出力し、カウント値がゼロとなった時、
即ち、リードポインタ３４が割り当てられたマスタＭ３
４にとってメモリ部２９がエンプティとなった時は、リ
ードポインタ３４が割り当てられたマスタＭ３４にＦＩ
ＦＯエンプティフラグＦ３４を出力するものである。

【００７４】このように構成された本発明のＦＩＦＯ回
路の第７実施形態においては、ライトポインタ３２が割
り当てられたマスタＭ３２によるライトポインタ３２を
介したアドレスの指定が、同一のデータを後からリード
アクセスするように設定されているマスタＭ３４による
リードポインタを介したアドレスの指定を追い越さない
ように制御する場合には、リードポインタ３３、３４が
割り当てられたマスタＭ３３、Ｍ３４において同一のデ
ータを利用することができる。

【００７５】したがって、本発明のＦＩＦＯ回路の第７
実施形態によれば、メモリ部２９に入力したデータの順
に出力するというＦＩＦＯ回路の機能を損なわずに、パ
ケット単位で格納したデータの再利用を図ることができ
る。なお、パケット領域内のワード格納領域のリードア
クセスは、順不同で行うとしても、ＦＩＦＯ回路の機能
を損なうことがないので、自由に行うことができる。

【００７６】本発明のＦＩＦＯ回路の第８実施形態・・図８図８は本発明のＦＩＦＯ回路の第８実施形態の概念図で
あり、本発明のＦＩＦＯ回路の第８実施形態は、図７に
示す本発明のＦＩＦＯ回路の第７実施形態が備える１個
のライトポートと２個のリードポートとを有するメモリ
部２９の代わりに、１個のライトポートと１個のリード
ポートとを有するメモリ部４１を設けると共に、リード
ポインタ３３、３４とメモリ部４１との間に、リードポ
インタ３３が割り当てられたマスタＭ３３によるードア
クセスと、リードポインタ３４が割り当てられたマスタ
Ｍ３４によるリードアクセスを調整するアービタ４２を
設け、その他については、本発明のＦＩＦＯ回路の第７
実施形態と同様に構成したものである。

【００７７】このように構成された本発明のＦＩＦＯ回
路の第８実施形態においては、メモリ部４１のリードポ
ート数がリードポインタ数よりも少ないが、アービタ４
２を備えているので、ライトポインタ３２が割り当てら
れたマスタＭ３２によるライトポインタ３２を介したア
ドレスの指定が、同一のデータを後からリードアクセス
するように設定されたマスタＭ３４によるリードポイン
タ３４を介したアドレスの指定を追い越さないように制
御する場合には、リードポインタ３３、３４が割り当て
られたマスタＭ３３、Ｍ３４において同一のデータを利
用することができる。

【００７８】したがって、本発明のＦＩＦＯ回路の第８
実施形態によれば、メモリ部４１に入力したデータの順
に出力するというＦＩＦＯ回路の機能を損なわずに、パ
ケット単位で格納したデータの再利用を図ることができ
る。なお、パケット領域内のワード格納領域のリードア
クセスは、順不同で行うとしても、ＦＩＦＯ回路の機能
を損なうことがないので、自由に行うことができる。

【００７９】また、本発明のＦＩＦＯ回路の第７実施形
態及び第８実施形態においては、ＦＩＦＯカウンタ４
５、３８の初期値をゼロとすることを前提としている
が、この代わりに、ＦＩＦＯカウンタ４５、３８の初期
値を最大パケット数設定レジスタ３６に設定した最大パ
ケット数とすることもできる。

【００８０】この場合、ＦＩＦＯカウンタ４５は、ライ
トポインタ３２が割り当てられたマスタＭ３２からのカ
ウントダウン要求及びリードポインタ３４が割り当てら
れたマスタＭ３４からのカウントアップ要求を入力し、
カウント値がゼロとなった時、即ち、ライトポインタ３
２が割り当てられたマスタＭ３２にとってメモリ部２９
又はメモリ部４１がフルとなった時は、ライトポインタ
３２が割り当てられたマスタＭ３２にＦＩＦＯフルフラ
グを出力し、カウント値が最大パケット数となった時、
即ち、リードポインタ３４が割り当てられたマスタＭ３
４にとってメモリ部２９又はメモリ部４１がエンプティ
となった時は、リードポインタ３４が割り当てられたマ
スタＭ３４にＦＩＦＯエンプティフラグＦ３４を出力す
るように構成する。

【００８１】また、ＦＩＦＯカウンタ３８は、ライトポ
インタ３２が割り当てられたマスタＭ３２からのカウン
トダウン要求及びリードポインタ３３が割り当てられた
マスタＭ３３からのカウントアップ要求を入力し、カウ
ント値が最大パケット数となった時、即ち、リードポイ
ンタ３３が割り当てられたマスタＭ３３にとってメモリ
部２９又はメモリ部４１がエンプティとなった時は、リ
ードポインタ３３が割り当てられたマスタＭ３３にＦＩ
ＦＯエンプティフラグＦ３３を出力するように構成す
る。

【００８２】また、本発明の第１実施形態〜第８実施形
態においては、２個のリードポインタを設けるようにし
た場合について説明したが、この代わりに、３個以上の
リードポインタを設けるようにしても良い。

【００８３】本発明のマルチプロセッサシステムの第１
実施形態・・図９図９は本発明のマルチプロセッサシステムの第１実施形
態の要部を示すブロック回路図である。図９中、４７−
１、４７−ｍはプロセッサであり、プロセッサ４７−
１、４７−ｍの間に存在するプロセッサ４７−２〜４７
−（ｍ−１）は図示を省略している。これらプロセッサ
４７−１〜４７−ｍは、命令の並列実行を行うものであ
る。

【００８４】また、４８−１、４８−ｍは、それぞれ、
プロセッサ４７−１、４７−ｍの出力データが格納され
るＦＩＦＯ回路であり、プロセッサ４７−２〜４７−
（ｍ−１）の出力データを格納するＦＩＦＯ回路４８−
２〜４８−（ｍ−１）は図示を省略している。

【００８５】なお、本発明のマルチプロセッサシステム
の第１実施形態においては、ＦＩＦＯ回路４８−１〜４
８−ｍとして、本発明のＦＩＦＯ回路の第１実施形態、
第３実施形態、第５実施形態又は第７実施形態が使用さ
れる。

【００８６】また、４９−１、４９−２はＦＩＦＯ回路
４８−１〜４８−ｍに格納されたプロセッサ４７−１〜
４７−ｍの出力データについて所定の処理を行うプロセ
ッサである。

【００８７】また、５０−１、５０−ｍはプロセッサ４
９−１、４９−２から出力されるアドレス Address_1
1、Address_12を選択してＦＩＦＯ回路４８−１、４８
−ｍに出力するセレクタ、５１−１、５１−２はＦＩＦ
Ｏ回路４８−１〜４８−ｍの出力を選択してプロセッサ
４９−１、４９−２に出力するセレクタである。

【００８８】また、Write_1、Address_1、Data_1はプロ
セッサ４７−１からＦＩＦＯ回路４８−１に与えられる
ライト制御信号、アドレス、データであり、FIFO Full_
1はＦＩＦＯ回路４８−１からプロセッサ４７−１に出
力されるＦＩＦＯフルフラグである。

【００８９】また、Read_11はプロセッサ４９−１から
ＦＩＦＯ回路４８−１に与えられるリード制御信号、FI
FO Empty_11はＦＩＦＯ回路４８−１からプロセッサ４
９−１に出力されるＦＩＦＯエンプティフラグである。

【００９０】また、Read_12はプロセッサ４９−２から
ＦＩＦＯ回路４８−１に与えられるリード制御信号、FI
FO Empty_12はＦＩＦＯ回路４８−１からプロセッサ４
９−２に出力されるＦＩＦＯエンプティフラグである。

【００９１】また、Write_m、Adress_m、Data_mはプロ
セッサ４７−ｍからＦＩＦＯ回路４８−ｍに与えられる
ライト制御信号、アドレス、データであり、FIFO Full_
mはＦＩＦＯ回路４８−ｍからプロセッサ４７−ｍに出
力されるＦＩＦＯフルフラグである。

【００９２】また、Read_m1はプロセッサ４９−１から
ＦＩＦＯ回路４８−ｍに与えられるリード制御信号であ
り、FIFO Empty_m1はＦＩＦＯ回路４８−ｍからプロセ
ッサ４９−１に出力されるＦＩＦＯエンプティフラグで
ある。

【００９３】また、Read_m2はプロセッサ４９−２から
ＦＩＦＯ回路４８−ｍに与えられるリード制御信号であ
り、FIFO Empty_m2はＦＩＦＯ回路４８−ｍからプロセ
ッサ４９−２に出力されるＦＩＦＯエンプティフラグで
ある。

【００９４】なお、プロセッサ４７−ｋ（但し、ｋ＝１
〜ｍ）は、ＦＩＦＯ回路４８−ｋからＦＩＦＯフルフラ
グFIFO Full_kが出力されている場合には、後続する命
令の実行を停止する命令を備えている。

【００９５】また、プロセッサ４９−１、４９−２は、
ＦＩＦＯ回路４８−ｋ（ｋ＝１、２、・・・ｍ）からＦ
ＩＦＯエンプティフラグが出力されている場合には、後
続する命令の実行を停止する命令を備えている。

【００９６】このように構成された本発明のマルチプロ
セッサシステムの第１実施形態においては、たとえば、
プロセッサ４７−１は、ＦＩＦＯ回路４８−１からＦＩ
ＦＯフルフラグFIFO Full_1が出力されていない場合に
は、命令を実行して、ライト制御信号Write_1、アドレ
スAddress_1及び出力データData_1をＦＩＦＯ回路４８
−１に転送する。

【００９７】そして、ＦＩＦＯ回路４８−１がフルとな
った時は、ＦＩＦＯ回路４８−１からプロセッサ４７−
１にＦＩＦＯフルフラグFIFO Full_1が出力され、この
場合には、プロセッサ４７−１は、後続する命令の実行
を停止し、ＦＩＦＯフルフラグFIFO Full_1の解除を待
つことになる。

【００９８】また、プロセッサ４９−１は、ＦＩＦＯ回
路４８−１からＦＩＦＯエンプティフラグFIFO Empty_1
1が出力されていない場合において、ＦＩＦＯ回路４８
−１に格納されたプロセッサ４７−１の出力データを利
用する場合には、リード制御信号Read_11及びアドレスA
ddress_11をＦＩＦＯ回路４８−１に転送し、ＦＩＦＯ
回路４８−１からデータをリードする。

【００９９】そして、ＦＩＦＯ回路４８−１がエンプテ
ィとなった時は、ＦＩＦＯ回路４８−１からプロセッサ
４9−１にＦＩＦＯエンプティフラグFIFO Empty_11が出
力され、この場合には、プロセッサ４９−１は、後続す
る命令の実行を停止し、ＦＩＦＯエンプティフラグ FIF
O Empty_11 の解除を待つことになる。

【０１００】他方、プロセッサ４９−２は、ＦＩＦＯ回
路４８−１に格納されているプロセッサ４９−１が利用
したプロセッサ４７−１の出力データを再利用する場合
には、リード制御信号Read_12及びアドレスAddress_12
をＦＩＦＯ回路４８−１に転送し、ＦＩＦＯ回路４８−
１からデータをリードする。

【０１０１】そして、ＦＩＦＯ回路４８−１がエンプテ
ィとなった時は、ＦＩＦＯ回路４８−１からプロセッサ
４9−2にＦＩＦＯエンプティフラグFIFO Empty_12が出
力され、この場合には、プロセッサ４９−２は、後続す
る命令の実行を停止し、ＦＩＦＯエンプティフラグ FIF
O Empty_12の解除を待つことになる。

【０１０２】なお、プロセッサ４９−２がＦＩＦＯ回路
４８−１からのリードを先行して行う場合にも、ＦＩＦ
Ｏ４８−１に格納されたプロセッサ４７−１の出力デー
タのプロセッサ４９−１による再利用は可能であり、以
上のことは、他のＦＩＦＯ回路４８−２〜４８−ｍとの
関係においても同様である。

【０１０３】このように、本発明のマルチプロセッサシ
ステムの第１実施形態によれば、ＦＩＦＯ回路４８−１
〜４８−ｍとして、本発明のＦＩＦＯ回路の第１実施形
態、第３実施形態、第５実施形態又は第７実施形態を使
用するとしたことにより、ＦＩＦＯ回路４８−１〜４８
−ｍのそれぞれに格納されたデータをプロセッサ４９−
１、４９−２で利用することができるので、同一のデー
タをプロセッサ４９−１、４９−２で使用する必要があ
る場合においても、共有メモリを備える必要がなく、そ
の結果、データ転送の高速化を図り、データ処理の高速
化を図ることができる。

【０１０４】本発明のマルチプロセッサシステムの第２
実施形態・・図１０図１０は本発明のマルチプロセッサシステムの第２実施
形態の要部を示すブロック回路図であり、本発明のマル
チプロセッサシステムの第２実施形態は、本発明のマル
チプロセッサシステムの第１実施形態が備えるプロセッ
サ４９−２及びセレクタ５１−２の代わりに、ＤＭＡコ
ントローラ５３及びセレクタ５４を設け、その他につい
ては、本発明のマルチプロセッサシステムの第１実施形
態と同様に構成したものである。

【０１０５】なお、セレクタ５４は、ＦＩＦＯ回路４８
−１〜４８−ｍ及びプロセッサ４９−１のデータ出力端
子のうち、ＤＭＡコントローラ５３が指示するデータ出
力端子を選択するためのものである。

【０１０６】また、RequestはＦＩＦＯ回路４８−１〜
４８−ｍが格納するプロセッサ４７−１〜４７−ｍの出
力データ及びプロセッサ４９−１の出力データのうち、
いずれの出力データを出力ポートに転送するかをリクエ
ストするリクエスト信号であり、Acknowledgeはリクエ
スト信号Requestを認識した旨のアクノリッジ信号であ
る。

【０１０７】なお、本発明のマルチプロセッサシステム
においては、ＦＩＦＯ回路４８−１〜４８−ｍとして、
本発明のＦＩＦＯ回路の第２実施形態、第４実施形態、
第６実施形態又は第８実施形態が使用される。

【０１０８】このように構成された本発明のマルチプロ
セッサシステムにおいては、プロセッサ４９−１は、Ｆ
ＩＦＯ回路４８−ｋに格納されたプロセッサ４７−ｋの
出力データについて所定の処理を行い、その処理結果に
基づいて、ＤＭＡコントローラ５３に対して、ＦＩＦＯ
回路４８−ｋに格納されているプロセッサ４７−ｋの出
力データ及びプロセッサ４９−１の出力データのうち、
いずれの出力データを出力ポートに転送するかをＤＭＡ
コントローラ５３にリクエストし、ＤＭＡコントローラ
５３は、プロセッサ４９−１がリクエストした出力デー
タを出力ポートに転送することになる。

【０１０９】このように、本発明のマルチプロセッサシ
ステムの第２実施形態によれば、ＦＩＦＯ回路４８−１
〜４８−ｍとして、本発明のＦＩＦＯ回路の第２実施形
態、第４実施形態、第６実施形態又は第８実施形態を使
用するとしたことにより、プロセッサ４９−１で使用さ
れたプロセッサ４７−１〜４７−ｍの出力データをＤＭ
Ａコントローラ５３が再利用する必要がある場合におい
ても、共有メモリを備える必要がないので、データ転送
の高速化を図り、データ処理の高速化を図ることができ
る。

【０１１０】

【発明の効果】以上のように、本発明のＦＩＦＯ回路に
よれば、複数のリードポインタを備えるとしたことによ
り、入力したデータの順に出力するというＦＩＦＯ回路
の機能を損なわずに、格納されたデータの再利用を図る
ことができる。

【０１１１】また、本発明のマルチプロセッサシステム
によれば、本発明のＦＩＦＯ回路を備えるとしたことに
より、ＦＩＦＯ回路に格納された同一データを複数のマ
スタで使用することができるので、同一のデータを複数
のマスタで使用する必要がある場合においても、共有メ
モリを設ける必要がなく、この結果、データの転送の高
速化を図り、データ処理の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明のＦＩＦＯ回路の第１実施形態の概念図
である。

【図２】本発明のＦＩＦＯ回路の第２実施形態の概念図
である。

【図３】本発明のＦＩＦＯ回路の第３実施形態の概念図
である。

【図４】本発明のＦＩＦＯ回路の第４実施形態の概念図
である。

【図５】本発明のＦＩＦＯ回路の第５実施形態の概念図
である。

【図６】本発明のＦＩＦＯ回路の第６実施形態の概念図
である。

【図７】本発明のＦＩＦＯ回路の第７実施形態の概念図
である。

【図８】本発明のＦＩＦＯ回路の第８実施形態の概念図
である。

【図９】本発明のマルチプロセッサシステムの第１実施
形態の要部を示すブロック回路図である。

【図１０】本発明のマルチプロセッサシステムの第２実
施形態の要部を示すブロック回路図である。

【図１１】従来のＦＩＦＯ回路の一例の概念図である。

【図１２】従来のＦＩＦＯ回路の他の例の概念図であ
る。

【符号の説明】

（図１〜図４）１３−０、１３−１、１３−２、１３−ｎワード格納
領域（図５〜図８）３０−０、３０−１パケット格納領域３１−０、３１−１、３１−２ワード格納領域

Claims

【特許請求の範囲】

【請求項１】メモリ部と、第１のマスタに割り当てられるライトポインタと、第２〜第ｎ＋１（但し、ｎは２以上の整数）のマスタに
割り当てられる第１〜第ｎのリードポインタとを備えて
いることを特徴とするＦＩＦＯ回路。
【請求項２】初期値をゼロとされ、前記第１のマスタか
らのカウントアップ要求によりカウント値をインクリメ
ントし、前記第２〜第ｎ＋１のマスタのうち、同一のデ
ータについて最後にリードアクセスを行っているマスタ
からのカウントダウン要求によりカウント値をデクリメ
ントし、カウント値が最大値となった時は、前記第１の
マスタにＦＩＦＯフルフラグを出力する第１のＦＩＦＯ
カウンタと、初期値をゼロとされ、前記第１のマスタからのカウント
アップ要求によりカウント値をインクリメントし、前記
第ｉ（但し、ｉ＝２〜ｎ＋１）のマスタからのカウント
ダウン要求によりカウント値をデクリメントし、カウン
ト値がゼロとなった時は、前記第ｉのマスタに第ｉ−１
のＦＩＦＯエンプティフラグを出力する第ｉ−１のＦＩ
ＦＯカウンタとを備えていることを特徴とする請求項１
記載のＦＩＦＯ回路。
【請求項３】初期値をゼロとされ、前記第１のマスタか
らのカウントアップ要求によりカウント値をインクリメ
ントし、同一のデータについて最後にリードアクセスを
行うように設定された第ｎ＋１のマスタからのカウント
ダウン要求によりカウント値をデクリメントし、カウン
ト値が最大値となった時は、前記第１のマスタにＦＩＦ
Ｏフルフラグを発生し、カウント値がゼロとなった時
は、前記第ｎ＋１のマスタに第ｎのＦＩＦＯエンプティ
フラグを出力する第１のＦＩＦＯカウンタと、初期値をゼロとされ、前記第１のマスタからのカウント
アップ要求によりカウント値をインクリメントし、前記
第ｊ（但し、ｊ＝２〜ｎ）のマスタからのカウントダウ
ン要求によりカウント値をデクリメントし、カウント値
がゼロとなった時は、前記第ｊのマスタに第ｊ−１のＦ
ＩＦＯエンプティフラグを生成する第ｊ−１のＦＩＦＯ
カウンタとを備えていることを特徴とする請求項１記載
のＦＩＦＯ回路。
【請求項４】初期値を最大値とされ、前記第１のマスタ
からのカウントダウン要求によりカウント値をデクリメ
ントし、前記第２〜第ｎ＋１のマスタのうち、同一のデ
ータについて最後にリードアクセスを行っているマスタ
からのカウントアップ要求によりカウント値をインクリ
メントし、カウント値がゼロとなった時は、前記第１の
マスタにＦＩＦＯフルフラグを出力する第１のＦＩＦＯ
カウンタと、初期値を最大値とされ、前記第１のマスタからのカウン
トダウン要求によりカウント値をデクリメントし、前記
第ｉ（但し、ｉ＝２〜ｎ＋１）のマスタからのカウント
アップ要求によりカウント値をインクリメントし、カウ
ント値が最大値となった時は、前記第ｉのマスタに第ｉ
−１のＦＩＦＯエンプティフラグを出力する第ｉ−１の
ＦＩＦＯカウンタとを備えていることを特徴とする請求
項１記載のＦＩＦＯ回路。
【請求項５】初期値を最大値とされ、前記第１のマスタ
からのカウントダウン要求によりカウント値をデクリメ
ントし、同一のデータについて最後にリードアクセスを
行うように設定された第ｎ＋１のマスタからのカウント
アップ要求によりカウント値をインクリメントし、カウ
ント値がゼロとなった時は、前記第１のマスタにＦＩＦ
Ｏフルフラグを発生し、カウント値が最大値となった時
は、前記第ｎ＋１のマスタに第ｎのＦＩＦＯエンプティ
フラグを出力する第１のＦＩＦＯカウンタと、初期値を最大値とされ、前記第１のマスタからのカウン
トダウン要求によりカウント値をデクリメントし、前記
第ｊ（但し、ｊ＝２〜ｎ）のマスタからのカウントアッ
プ要求によりカウント値をインクリメントし、カウント
値が最大値となった時は、前記第ｊのマスタに第ｊ−１
のＦＩＦＯエンプティフラグを生成する第ｊ−１のＦＩ
ＦＯカウンタとを備えていることを特徴とする請求項１
記載のＦＩＦＯ回路。
【請求項６】前記カウントアップ要求及び前記カウント
ダウン要求をワード単位で行うマスタに使用されるもの
であり、前記メモリ部に格納することができる最大ワード数を設
定する最大ワード数設定手段を有し、前記最大値は、前記最大ワード数設定手段に設定された
最大ワード数とされることを特徴とする請求項２、３、
４又は５記載のＦＩＦＯ回路。
【請求項７】前記カウントアップ要求及び前記カウント
ダウン要求をパケット単位で行うマスタに使用されるも
のであり、前記メモリ部に格納することができる最大パケット数を
設定する最大パケット数設定手段を有し、前記最大値は、前記最大パケット数設定手段に設定した
最大パケット数とされることを特徴とする請求項２、
３、４又は５記載のＦＩＦＯ回路。
【請求項８】前記メモリ部のリードポートの数が前記ｎ
よりも少なく、前記第２〜第ｎ＋１のマスタの前記メモリ部に対するリ
ードアクセスを調整するアービタを備えていることを特
徴とする請求項１、２、３、４、５、６又は７記載のＦ
ＩＦＯ回路。
【請求項９】請求項１、２、３、４、５、６、７又は８
記載のＦＩＦＯ回路を備えていることを特徴とするマル
チプロセッサシステム。
【請求項１０】前記ＦＩＦＯ回路として、第１〜第ｍ
（但し、ｍは２以上の整数）のＦＩＦＯ回路を備えると
共に、第１〜第ｍ＋ｎ（但し、ｎは２以上の整数）のマ
スタを備え、第ｋ（但し、ｋ＝１〜ｍ）のマスタは、第ｋのＦＩＦＯ
回路のライトポインタが割り当てられ、第ｍ＋ｉ（但し、ｉ＝１〜ｎ）のマスタは、前記第１〜
第ｍのＦＩＦＯ回路の第ｉのリードポインタが割り当て
られていることを特徴とする請求項９記載のマルチプロ
セッサシステム。
【請求項１１】第ｋのマスタは、第ｋのＦＩＦＯ回路が
フルの時は、後続する命令の実行を停止する命令を備
え、前記第ｍ＋ｉのマスタは、第ｋのＦＩＦＯ回路が前記第
ｍ＋ｉのマスタにとってエンプティの時は、後続する命
令の実行を停止する命令を備えていることを特徴とする
請求項１０記載のマルチプロセッサシステム。
【請求項１２】前記ｎは２、前記第１〜ｍ＋１のマスタ
はプロセッサ、前記第ｍ＋２のマスタはＤＭＡコントロ
ーラであり、前記第ｍ＋１のマスタは、第ｋのＦＩＦＯ回路に格納さ
れているデータについて所定の処理を行い、その処理結
果に基づいて、第ｋのＦＩＦＯ回路に格納されている第
ｋのマスタの出力データ又は前記第ｍ＋１のマスタの出
力データのうち、いずれの出力データを出力ポートに転
送するかのリクエストを行うようにプログラムされるこ
とを特徴とする請求項１１記載のマルチプロセッサシス
テム。